• 한국전자파학회논문지
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• 제19권3호
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• pp.311-320
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• 2008

본 논문에서는 종래의 접지된 능동 인덕터 구조와 궤환 가변 LC-공진기를 이용한 새로운 가변 능동 인덕터를 제안하였다. 접지된 능동 인덕터는 자이레이터-C 구조로 구현되며, 가변 LC-공진기는 낮은 Q 지수를 갖는 나선 인덕터와 바렉터로 이루어진다. 가변 LC-공진기는 트랜지스터의 기생 커패시턴스에 의한 Q 지수의 감소를 보상하며, LC-공진기의 공진 주파수 조절에 의해 높은 Q 지수를 갖는 주파수 대역을 가변할 수 있다. 매그나칩 $0.18{\mu}m$ 공정을 이용하여 제작된 가변 능동 인덕터는 $4.66{\sim}5.45GHz$ 대역에서 바랙터 제어 전압 조정에 의해 높은 Q 지수를 갖는 주파수를 조정할 수 있으며, 동자 대역에서 50 이상의 Q 지수를 제공한다. 또한, 바렉터 제어전압 조정으로 5.1 GHz에서 $4.12{\sim}5.97nH$의 가변 인덕턴스 값을 얻을 수 있었다.

• 한국전자파학회논문지
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• 제19권8호
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• pp.837-843
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• 2008

본 논문에서는 메타 재질을 이용하여 이중 대역에서 동작하는 전력 분배기를 제안하였다. 여기에서 사용된 메타 재질은 left-hand 특성을 인위적으로 캐패시터와 인덕터로 구현하고, 이것의 파라스틱 성분에 의한 Right-hand 성분이 추가된 CRLH 전송 선로로 구현하였다. 이러한 CRLH 전송 선로 특성을 이용하여 기존 Gysel이 고안한 전력 분배기와 결합하여 고 전력에서 사용이 가능하고 이중 대역에서 동작하는 전력 분배기를 제작하였다. 본 논문에서 제작한 전력 분배기는 0.88 GHz와 1.67 GHz 이중 대역에서 동작하고, 각 주파수에서 21.0 dB, 15.8 dB의 반사 계수와 3.83 dB, 3.64 dB의 삽입 손실을 확인하였다. 또한, 각 출력 포트 간의 위상차는 $3{\sim}6^{\circ}$됨을 확인하였다.

• 한국전자파학회논문지
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• 제19권8호
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• pp.933-939
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• 2008

본 논문에서는 고속 디지털 회로에서 발생하는 SSN(Simultaneous Switching Noise)을 억제하기 위한 자성 재료가 적용된 복합형 EBG(Electromagnetic Bandgap) 구조의 전원면을 제안하였다. 제안된 EBG 구조는 정사각형 패치와 나선형 선로로 구성된 단위 셀이 주기적으로 연결되어 있으며, 자성 재료는 EBG 구조의 단위 셀 위에 국부적으로 적용되었다. 자성 재료의 투자율 실수 성분은 EBG 단위 셀 사이의 유효 인덕턴스를 중가시켜 밴드갭을 낮은 주파수로 이동시키고, 자성 손실 특성을 갖는 허수 성분은 단위 셀 사이에서 야기되는 기생 LC 공진의 피크값을 낮춘다. 그 결과 제안된 구조는 기존 EBG 구조에 비해 낮은 차단 주파수 특성을 가지며, -30 dB 저지 대역을 기준으로 175 MHz에서 7.7 GHz까지 넓은 억제 대역폭을 나타냈다. 제안된 구조는 전원 무결성 개선 및 EBG 전원면 소형화에 크게 기여할 것으로 기대된다.

• 전력전자학회논문지
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• 제26권5호
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• pp.325-333
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• 2021

A 3 kW grid-tied PV inverter with Gallium nitride high-electron mobility transistor (GaN HEMT) for domestic commercialization was developed using boost converter and full-bridge inverter with LCL filter topology. Recently, many GaN HEMTs are manufactured as surface mount packages because of their lower parasitic inductance characteristic than standard TO (transistor outline) packages. A surface mount packaged GaN HEMT releases heat through either top or bottom cooling method. IGOT60R070D1 is selected as a key power semiconductor because it has a top cooling method and fairly low thermal resistances from junction to ambient. Its characteristics allow the design of a 3 kW inverter without forced convection, thereby providing great advantages in terms of easy maintenance and high reliability. 1EDF5673K is selected as a gate driver because its driving current and negative voltage output characteristics are highly optimized for IGOT60R070D1. An LCL filter with passive damping resistor is applied to attenuate the switching frequency harmonics to the grid-tied operation. The designed LCL filter parameters are validated with PSIM simulation. A prototype of 3 kW PV inverter with GaN HEMT is constructed to verify the performance of the power conversion system. It achieved high power density of 614 W/L and peak power efficiency of 99% for the boost converter and inverter.

• 한국전자파학회논문지
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• 제24권11호
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• pp.1104-1112
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• 2013

본 논문에서는 감지기에서 특정 거리만큼 떨어진 곳에 버블 형태의 감지 영역을 형성하는 새로운 버블형 동작 감지기를 위해 나노초의 발진 기동 시간과 8.35 GHz의 중심주파수를 가지는 광대역 콜피츠 전압제어발진기를 설계 및 제작하였다. 전압제어발진기는 HEMT 소자 및 콜피츠 궤환 구조를 이용한 부성 저항부와 바랙터 다이오드 및 단락된 마이크로스트립 분기 선로를 이용한 공진부로 구성되었다. 패키지된 트랜지스터의 기생 인덕턴스로 인해 8.1 GHz에서 용량성 값에서 유도성 값으로 변하는 부성 저항부의 리액턴스 변화는 마이크로스트립 분기 선로와 직렬 캐패시터를 이용하여 보상하였다. 부성 저항 값을 결정하는 궤환 캐패시터들의 값을 조정함으로써 부성 저항 값 변화에 따른 발진 기동 시간 개선 여부와 부성 저항부의 입력 리액턴스 기울기 변화에 따른 대역폭 개선 여부도 조사되었다. 제작된 전압제어발진기는 2.3 GHz(28 %)의 튜닝 대역폭과 4.1~7.5 dBm의 출력 전력, 그리고 2 nsec 이하의 발진 기동 시간을 가지는 것으로 측정되었다.

• 대한전자공학회논문지SD
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• 제38권10호
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• pp.687-698
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• 2001

본 논문에서는 RF(Radio Frequency) 회로의 구현 방법으로서 3차원 적층형태의 PAA(Pad Area Array) 패키지 구조를 제시하였다. 지능 교통망 시스템(Intelligence Traffic System)을 위한 224㎒의 RF 시스템을 적층형 PAA 패키지 구조에 적용시켜 구현하였다. 적층형 PAA 패키지 구성 과정에서는 RF 회로를 기능별, 주파수별로 분할하였고 3차원적인 적층형태의 PAA 구조로 설계한 후 분할된 단위 모듈의 RF 동작특성과 3차원 적층형 PAA 패키지 모듈의 전기적 특성을 개별적으로 분석하였다. 적층형 PAA RF 패키지가 갖는 연결단자인 공납(Solder Ball)에 대한 전기적 파라미터 측정결과 그 전기적 특성인 기생 캐패시턴스와 기생 인덕턴스는 각각 30fF, 120pH로 매우 미세하여 PAA 패키지 구조인 RF 시스템에 끼치는 영향이 무시될 수 있음을 확인하였고, 구성된 송수신단은 HP 4396B network/spectrum analyser로 측정한 결과 224㎒에서 수신단, 송신단 증폭이득은 각각 22dB 27dB. 나타나서 설계값에 비하여 3dB감소 된 것을 알 수 있었다. 이는 설계와 제작과정 사이의 차이로 판명되었으며 수동부품 보정방법을 통하여 각 단위모듈의 입출력 임피던스 정합을 이루어 각각 24dB, 29dB로 개선시킬 수 있었다. 따라서, 본 실험에서는 RF 회로를 기능별로 모듈화하고 3차원 적층형 PAA 패키지 구조로 구현하여 전기적 특성을 개선시킬 수 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제37권1호
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• pp.8-18
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• 2000

본 논문은 RF 호로 모듈을 구현하기 위한 방법으로서 BGA(Ball Grid Array) 패키지 구조를 제시하고 그 전기적 변수를 추출하였다. RF 소자의 동작 주파수가 높아지면서 RF 회로를 구성하는 패키지의 전지적 기생 성분들은 무시할 수 없을 정도로 동작회로에 영향을 끼친다. 또한 소형화 이동성을 요구하는 무선 통신 시스템은 그 전기적 특성을 만족시킬 수 있도록 새로운 RF 회로 모듈 구조를 요구한다. RF 회로 모듈 BGA 패키지 구조는 회로 동작의 고속화, 소형화, 짧은 회로 배선 길이, 아날로그와 디지탈 혼성 회로에서 흔히 발생하는 전기적 기생 성분에 의한 잡음 개선등 기존의 구조에 비해 많은 장점을 제공한다. 부품 실장 공정 과정에서도 BGA 패키지 구조는 드릴링을 이용한 구멍 관통 홀 제작이 아닌 순수한 표면 실장 공정만으로 제작될 수 있는 장점을 제시한다. 본 실험은 224MHz에서 동작하는 ITS(Intelligent Transportation System) RF 모튤을 BGA 패키지 구조로 설계 제작하였으며, HP5475A TDR(Time Domain Reflectometry) 장비를 이용하여 3${\times}$3 입${\cdot}$출력단자 구조을 갖는 RF 모튤 BGA 패키지의 전기적 파라메타의 기생성분을 측정하였다. 그 결과 BGA 공납의 자체 캐패시턴스는 68.6fF, 자체 인덕턴스는 1.53nH로써 QFP 패키지 구조의 자체 캐패시턴스 200fF와 자체 인덕턴스 3.24nH와 비교할 때 각각 34%, 47%의 값에 지나지 않음을 볼 수 있었다. HP4396B Network Analyzer의 S11 파라메타 측정에서도 1.55GHz 근방에서 0.26dB의 손실을 보여주어 계산치와 일치함을 보여 주었다. BGA 패키지를 위한 배선 길이도 0.78mm로 짧아져서 RF 회로 모튤을 소형화시킬 수 있었으며, 이는 RF 회로 모듈 구성에서 BGA 패키지 구조를 사용하면 전기적 특성을 개선시킬 수 있음을 보여준 것이다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.431-432
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• 2012

In the era of 20 nm scaled semiconductor volume manufacturing, Microelectronics Manufacturing Engineering Education is presented in this paper. The purpose of microelectronic engineering education is to educate engineers to work in the semiconductor industry; it is therefore should be considered even before than technology development. Three Microelectronics Manufacturing Engineering related courses are introduced, and how undergraduate students acquired hands-on experience on Microelectronics fabrication and manufacturing. Conventionally employed wire bonding was recognized as not only an additional parasitic source in high-frequency mobile applications due to the increased inductance caused from the wiring loop, but also a huddle for minimizing IC packaging footprint. To alleviate the concerns, chip bumping technologies such as flip chip bumping and pillar bumping have been suggested as promising chip assembly methods to provide high-density interconnects and lower signal propagation delay [1,2]. Aluminum as metal interconnecting material over the decades in integrated circuits (ICs) manufacturing has been rapidly replaced with copper in majority IC products. A single copper metal layer with various test patterns of lines and vias and $400{\mu}m$ by $400{\mu}m$ interconnected pads are formed. Mask M1 allows metal interconnection patterns on 4" wafers with AZ1512 positive tone photoresist, and Cu/TiN/Ti layers are wet etched in two steps. We employed WPR, a thick patternable negative photoresist, manufactured by JSR Corp., which is specifically developed as dielectric material for multi- chip packaging (MCP) and package-on-package (PoP). Spin-coating at 1,000 rpm, i-line UV exposure, and 1 hour curing at $110^{\circ}C$ allows about $25{\mu}m$ thick passivation layer before performing wafer level soldering. Conventional Si3N4 passivation between Cu and WPR layer using plasma CVD can be an optional. To practice the board level flip chip assembly, individual students draw their own fan-outs of 40 rectangle pads using Eagle CAD, a free PCB artwork EDA. Individuals then transfer the test circuitry on a blank CCFL board followed by Cu etching and solder mask processes. Negative dry film resist (DFR), Accimage$^{(R)}$, manufactured by Kolon Industries, Inc., was used for solder resist for ball grid array (BGA). We demonstrated how Microelectronics Manufacturing Engineering education has been performed by presenting brief intermediate by-product from undergraduate and graduate students. Microelectronics Manufacturing Engineering, once again, is to educating engineers to actively work in the area of semiconductor manufacturing. Through one semester senior level hands-on laboratory course, participating students will have clearer understanding on microelectronics manufacturing and realized the importance of manufacturing yield in practice.

• 한국전자파학회논문지
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• 제22권6호
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• pp.584-597
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• 2011

본 논문에서는 WIN Semiconductors사의 0.5 ${\mu}m$ PHEMT 공정을 이용하여 GSM/EGSM/DCS/PCS 4중 대역을 위한 저손실, 고전력의 RF SP6T 스위치 칩을 설계, 제작 및 측정하였다. 스위치 특성을 개선시킬 수 있는 최적의 구조를 위해서 series와 series-shunt 구조를 혼용하였고, 칩 크기를 줄이기 위해서 수신단에 공통 트랜지스터 구조를 사용하였다. 또한, 시스템에 사용되는 ON, OFF 상태의 입력 전력을 고려하여 트랜지스터의 게이트 크기와 스택(stack) 수를 결정하였다. 마지막으로 피드 포워드(feed forward) 캐패시터, shunt 캐패시터 그리고 shunt 트랜지스터의 기생 인덕턴스 공진 기법을 적용하여 격리도 및 전력 특성을 개선하였다. 제작된 스위치 칩의 크기는 $1.2{\times}1.5\;mm^2$이며, S 파라미터 측정 결과 삽입 손실은 0.5~1.2 dB, 격리도는 28~36 dB를 보였다. 전력 특성으로는 4 W의 입력 전력에 대해서도 삽입 손실 및 격리도의 특성 변화가 없었으며, 75 dBc 이상의 2차 및 3차 고조파 억제 특성이 확보되었다.