• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 심포지엄 논문집 정보 및 제어부문
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• pp.144-147
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• 2005

This paper is proposed an 8$\times$8 bit parallel multiplier for low power consumption. The 8$\times$8 bit parallel multiplier is used for the comparison between the proposed Low-Swing CVSL full adder with conventional CVSL full adder. Comparing tile previous works, this circuit is reduced the power consumption rate of 8.2% and the power-delay-product of 11.1%. The validity and effectiveness of the proposed circuits are verified through the HSPICE under Hynix 0.35$\{\mu}m$ standard CMOS process.

• 전자공학회논문지B
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• 제31B권10호
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• pp.67-72
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• 1994

In this paper we suggest a 32 bit high speed parallel multiplier which plays an important role in digital signal processing. We employ a bit-pair recoding Booth algoritham that gurantees n/2 partial product terms, which uniformly handles the signed-operand case. While partial product terms are generated, a special method is suggested to reduce time delay by employing 1's complement instead of 2's complement. Later when partial products are added, the additional 1 bit's are packed in a single partial product term and added to in the parallel counter. Then 16 partial product terms are reduced to two summands by using successive parallel counters. Final multiplication value is obtained by a BLC adder. When this multiplier is simulated under 0.8$\mu$CMOS standard cell we obtain 30ns multiplier speed.

• 한국통신학회논문지
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• 제33권11C호
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• pp.892-897
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• 2008

본 논문에서는 GF$(2^m)$ 상에서 기존의 비트직렬 곱셈기에 비해 짧은 지연 시간을 갖는 새로운 디지트병렬/비트직렬 곱셈기를 제안한다. 제안된 곱셈기는 유한체 GF$(2^m)$의 다항식기저 상에서 동작하며, D 클럭 사이클마다 곱셈의 결과를 출력한다. 여기에서 D는 디지트의 크기이다. 제안된 곱셈기는 기존의 비트직렬 곱셈기 보다는 짧은 지연시간에 곱셈의 결과를 얻을 수 있고, 비트병렬 곱셈기보다는 적은 하드웨어로 구현할 수 있다. 따라서 회로의 복잡도와 지연시간 사이에 적절한 절충을 꾀할 수 있는 장점을 가지고 있다.

• Journal of the Korean Society for Industrial and Applied Mathematics
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• 제24권2호
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• pp.199-214
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• 2020

This paper describes the development of a parallel computational algorithm based on the finite element tearing and interconnecting (FETI) method that uses a local Lagrange multiplier. In this approach, structural computational domain is decomposed into non-overlapping sub-domains using local Lagrange multiplier. The local Lagrange multipliers are imposed at interconnecting nodes. 8-node solid element using extra shape function is adopted by using the representative volume element (RVE). The parallel computational algorithm is further established based on message passing interface (MPI). Finally, the present FETI-local approach is implemented on parallel hardware and shows improved performance.

• 한국통신학회논문지
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• 제15권7호
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• pp.628-637
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• 1990

본 연구에서는 고속의 병렬 알고리즘을 이용하여 실시간 디지털 신호를 처리할 수 있는 16x16 고속의 CMOS 승산기를 설계하였다. 설계된 병렬 승산기는 modified Booth's 알고리즘과 Ling's approach를 이용하여 4열의 가산기와 8개의 Booth 디코더로 구성하였으며, 2's complement의 데이터와 계수를 처리할 수 있도록 설계하였다. 또한 VLSI 구현에 적합하도록 modulrity하고 regularity하게 모든 회로를 설계하고 규칙적으로 내부 배열을하여 testavility가 용이하도록 설계하였다.

• 대한전자공학회논문지TE
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• 제37권3호
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• pp.6-15
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• 2000

본 논문에서는 고속 4-2 compressor와 6-2 compressor 를 사용한 계층적인 구조를 갖는 병렬 곱셈기를 제안한다. 병렬곱셈기는 일반적으로 CSA 덧셈기를 사용한 부분곱 덧셈 트리 블록의 처리속도에 영향을 받는다. 따라서, 본 논문에서는 일반적인 CSA 덧셈기 회로보다 전달 지연시간을 감소시킨 고속 4-2 compressor와 6-2 compressor 회로를 제안한다. 또한, 제안하는 compressor를 사용하여 16×16 병렬곱셈기의 처리속도를 향상시키며 규칙적인 레이아웃을 할 수 있는 계층적 곱셈기 구조를 제안한다. 제안하는 4-2 compressor 회로를 SPICE 시뮬레이션 한 결과 기존의 4-2 compressor 회로에 비하여 전달지연 시간을 14% 감소시킬 수 있었다. 한편 제안하는 4-2 compressor와 6-2 compressor를 사용하여 16×16 비트 병렬곱셈기를 설계한 결과 일반 병렬곱셈기에 비하여 총 전달지연시간이 12% 이상 감소되었다

• 정보보호학회논문지
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• 제20권5호
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• pp.11-22
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• 2010

최근 Fan과 Dai는 이진체 곱셈기의 효율성을 개선하기 위하여 Shifted Polynomial Basis(SPB)를 제안하고 이를 이용한 non-pipeline 비트-병렬 곱셈기를 제안하였다. SPB는 PB에 {1, ${\alpha}$, $\cdots$, ${\alpha}^{n-l}$}에 ${\alpha}^{-\upsilon}$를 곱한 것으로, 이 둘 사이는 매우 적은 비용으로 쉽게 기저 변환이 된다. 이후 삼항 기약다항식 $f(x)=x^n+x^k+1$을 사용하여 Modified Shifted Polynomial Basis(MSPB) 기반의 SPB 비트-병렬 Mastrovito type I과 type II 곱셈기가 제안되었다. 본 논문에서는 SPB를 이용한 비트-병렬 곱셈기를 제안한다. n ${\neq}$ 2k 일 때 제안하는 곱셈기 구조는 기존의 모든 SPB 곱셈기와 비교하여 효율적인 공간 복잡도를 가진다. 또한, 기존의 가장 작은 공간 복잡도를 가지는 곱셈기와 비교하여 1 ${\leq}$ k ${\leq}$ (n+1)/3인 경우 항상 효율적이다. 또한, (n+2)/3 $\leq$ k < n/2인 경우에도 일분 경우를 제외하고 기존 결과보다 항상 작은 공간 복잡도를 가진다.

• 정보보호학회논문지
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• 제19권2호
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• pp.49-61
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• 2009

유한체 연산중에서 곱셈 연산은 중요한 연산중 하나이다. 또한, 최근에 Fan과 Dai는 이진체 곱셈기의 효율성을 개선하기 위하여 Shifted Polynomial Basis(SPB)와 이를 이용한 non-pipeline 비트-병렬 곱셈기를 제안하였다. 본 논문에서는 삼항 기약다항식 $x^{n}+x^{k}+1$에 의하여 정의된 $F_{2^n}$ 위에서의 새로운 SPB 곱셈기 type I과 type II를 제안한다. 제안하는 type I 곱셈기는 기존의 SPB 곱셈기에 비하여 시간 및 공간 복잡도면에서 모두 효율적이다. 그리고 type II 곱셈기는 제안하는 type I 곱셈기를 포함하여 기존의 모든 결과보다 작은 공간 복잡도를 가진다. 그러나 type II 곱셈기의 시간 복잡도는 n과 k에 따라 최대 1 XOR time-delay 증가한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.268-273
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• 2002

In this paper, a new parallel multiplier circuit over $GF(2^m)$ has been proposed. The new multiplier is composed of polynomial multiplicative operation part and modular arithmetic operation part, irreducible polynomial operation part. And each operation has modular circuit block. For design the new proposed circuit, it develop generalized equations using frame each operation idea and show a example for $GF(2^m)$.

• 전자공학회논문지C
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• 제34C권11호
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• pp.47-55
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• 1997

In general, processing flow of the conventional floating-point multiplication consists of either multiplication, addition, normalization, and rounding stage of the conventional floating-point multiplier requries a high speed adder for increment, increasing the overall execution time and occuping a large amount of chip area. A floating-point multiplier performing addition and IEEE rounding in parallel is designed by using the carry select addder used in the addition stage and optimizing the operational flow based on the charcteristics of floating point multiplication operation. A hardware model for the floating point multiplier is proposed and its operational model is algebraically analyzed in this paper. The proposed floating point multiplier does not require and additional execution time nor any high spped adder for rounding operation. Thus, performance improvement and cost-effective design can be achieved by this suggested approach.