• 한국전기전자재료학회논문지
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• 제18권4호
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• pp.285-296
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• 2005

Reduced pressure chemical vapor deposition technology has been used to study SiGe heterostructure epitaxy and device issues, including SiGe relaxed buffers, proper control of Ge component and crystalline defects, two dimensional delta doping, and their influence on electrical properties of devices. From experiments, 2D profiles of B and P presented FWHM of 5 nm and 20 nm, respectively, and doses in 5×10/sup 11/ ∼ 3×10/sup 14/ ㎝/sup -2/ range. The results could be employed to fabricate SiGe/Si heterostructure field effect transistors with both Schottky contact and MOS structure for gate electrodes. I-V characteristics of 2D P-doped HFETs revealed normal behavior except the detrimental effect of crystalline defects created at SiGe/Si interfaces due to stress relaxation. On the contrary, sharp B-doping technology resulted in significant improvement in DC performance by 20-30 ％ in transconductance and short channel effect of SiGe HMOS. High peak concentration and mobility in 2D-doped SiGe heterostructures accompanied by remarkable improvements of electrical property illustrate feasible use for nano-sale FETs and integrated circuits for radio frequency wireless communication in particular.

• 방사선산업학회지
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• 제6권1호
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• pp.31-40
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• 2012

There are two methods to fabricate the readout electronic to a large-area CMOS image sensor (LACIS). One is to design and manufacture the sensor part and signal processing electronics in a single chip and the other is to integrate both parts with bump bonding or wire bonding after manufacturing both parts separately. The latter method has an advantage of the high yield because the optimized and specialized fabrication process can be chosen in designing and manufacturing each part. In this paper, LACIS chip, that is optimized design for the latter method of fabrication, is presented. The LACIS chip consists of a 3-TR pixel photodiode array, row driver (or called as a gate driver) circuit, and bonding pads to the external readout ICs. Among 4 types of the photodiode structure available in a standard CMOS process, $N_{photo}/P_{epi}$ type photodiode showed the highest quantum efficiency in the simulation study, though it requires one additional mask to control the doping concentration of $N_{photo}$ layer. The optimized channel widths and lengths of 3 pixel transistors are also determined by simulation. The select transistor is not significantly affected by channel length and width. But source follower transistor is strongly influenced by length and width. In row driver, to reduce signal time delay by high capacitance at output node, three stage inverter drivers are used. And channel width of the inverter driver increases gradually in each step. The sensor has very long metal wire that is about 170 mm. The repeater consisted of inverters is applied proper amount of pixel rows. It can help to reduce the long metal-line delay.

• 한국전기전자재료학회논문지
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• 제23권9호
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• pp.676-680
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• 2010

In this paper, Fin-type silicon-oxide-nitride-oxide-silicon (SONOS) flash memory are fabricated and the electrical characteristics are analyzed. Compared to the planar-type SONOS devices, Fin-type SONOS devices show good short channel effect (SCE) immunity due to the enhanced gate controllability. In memory characteristics such as program/erase speed, endurance and data retention, Fin-type SONOS flash memory are also superior to those of conventional planar-type. In addition, Fin-type SONOS device shows improved SCE immunity in accordance with the decrease of Fin width. This is known to be due to the fully depleted mode operation as the Fin width decreases. In Fin-type, however, the memory characteristic improvement is not shown in narrower Fin width. This is thought to be caused by the Fin structure where the electric field of Fin top can interference with the Fin side electric field and be lowered.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권2호
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• pp.121-129
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• 2011

It is progressing as new advents and remarkable developments of mobile device every year. On the upper line reason, NAND FLASH large density memory demands which can be stored into portable devices have been dramatically increasing. Therefore, the cell size of the NAND Flash memory has been scaled down by merely 50% and has been doubling density each per year. [1] However, side effects have arisen the cell distribution and reliability characteristics related to coupling interference, channel disturbance, floating gate electron retention, write-erase cycling owing to shrinking around 20nm technology. Also, FLASH controller to manage shrink effect leads to speed and current issues. In this paper, It will be introduced to solve cycling, retention and fail bit problems of sub-deep micron shrink such as Virtual negative read used in moving read, randomization. The characteristics of retention, cycling and program performance have 3 K per 1 year and 12.7 MB/s respectively. And device size is 179.32 $mm^2$ (16.79 mm ${\times}$ 10.68 mm) in 3 metal 26 nm CMOS.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.120-120
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• 2011

Graphene is a carbon based material and it has great potential of being utilized in various fields such as electronics, optics, and mechanics. In order to develop graphene-based logic systems, graphene field-effect transistor (GFET) has been extensively explored. GFET requires supporting devices, such as volatile memory, to function in an embedded logic system. As far as we understand, graphene has not been studied for volatile memory application, although several graphene non-volatile memories (GNVMs) have been reported. However, we think that these GNVM are unable to serve the logic system properly due to the very slow program/read speed. In this study, a GVM based on the GFET structure and using an engineered graphene channel is proposed. By manipulating the deposition condition, charge traps are introduced to graphene channel, which store charges temporarily, so as to enable volatile data storage for GFET. The proposed GVM shows satisfying performance in fast program/erase (P/E) and read speed. Moreover, this GVM has good compatibility with GFET in device fabrication process. This GVM can be designed to be dynamic random access memory (DRAM) in serving the logic systems application. We demonstrated GVM with the structure of FET. By manipulating the graphene synthesis process, we could engineer the charge trap density of graphene layer. In the range that our measurement system can support, we achieved a high performance of GVM in refresh (>10 ${\mu}s$) and retention time (~100 s). Because of high speed, when compared with other graphene based memory devices, GVM proposed in this study can be a strong contender for future electrical system applications.

• 한국음향학회지
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• 제23권8호
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• pp.554-561
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• 2004

반도체 기술과 멀티미디어 통신기술이 발달하면서 고품위 영상과 다중 채널의 오디오에 관심을 갖게 되었다. MPEG 오디오 계층 3 디코더는 표준안에 기반을 둔 프로세서로써 기존에 많이 구현되어 있다. MPBG-1오디오 계층3 디코더의 합성필터는 디코더 전체에서 가장 많은 연산을 필요로 하기 때문에 고속 프로세서를 설계하기 위해서는 연산량을 줄일 수 있는 새로운 방식의 합성필터를 필요로 한다. 따라서 본 논문에서는 MPEG-1 오디오 계층 3의 핵심부분인 합성필터 부분을 DALUT (distributed arithmetic look-up table)방식을 이용하여 FPGA (Field Programmable Gate Array)에 구현하였다. 고속 필터를 설계하기 위해서 승산기 대신에 DALUT방식을 사용하였고, 파이프라인 구조를 사용하였으며, 데이터를 코사인 함수와 곱셈한 결과를 테이블로 만듦으로써 곱셈기를 제거하여 30%의 성능향상을 얻었다. 본 논문에서의 하드웨어 설계는 모두 VHDL (VHSIC Hardware Description Language)로 기술하였다. VHDL 시뮬레이션은 ALDEC사의 Active-HDL 6.1과 Model-sim 및 합성은 Synplify Pro 7.2v을 사용하였다. 대상 라이브러리는 XILINX사의 XC4010E, XC4020BX, XC4052 XL, P&R 툴은 XACT Ml.4를 사용하여 구현하였다. 구현된 프로세서는 20MHz∼70MHz사이에서 동작한다.

• 한국결정성장학회지
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• 제33권6호
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• pp.255-260
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• 2023

분자 단위의 폭발물질을 탐지하기 위하여, 고감도 응답성 센서의 개발이 요구되고 있다. 2차원 반도체는 얇은 적층형 구조를 가져 전하 캐리어가 축적될 수 있어, 전하 캐리어의 급격한 신호 변조 특성을 기대할 수 있다. WSe₂ 반도체 소재의 TNT(Trinitrotoluene) 폭발물질에 대한 탐지 효용성을 연구하기 위해, CVD(Chemical Vapor Deposition) 공정을 이용해 WSe₂ 박막을 합성하여 FET(Field Effect Transistors)을 제작하였다. 라만 분석과 FT-IR(Fourier-transform infrared) 분광 결과는 TNT 분자의 흡착과 WSe₂ 결정질의 구조적 전이 분석 정보를 나타내었다. 또한, WSe₂ 표면의 TNT 분자 흡착 전후의 전기적 특성을 비교하였다. TNT 도포 전, WSe₂ FET에 백 게이트 바이어스로 -50 V를 인가함에 따라 0.02 μA의 최대 전류 값이 관측되었고, 0.6%(w/v) TNT 용액을 도포하였을 때 Drain 전류는 p-type 거동을 보이면서 0.41 μA의 최대 전류 값을 기록하였다. 이후 On/Of f Ratio 및 캐리어 이동도, 히스테리시스를 추가적으로 평가하였다. 본 연구에서는 WSe₂의 TNT 분자에 대한 고감도와 신속한 응답성을 통해 폭발물질 탐지 센서 소재로서의 가능성을 제시하였다.

• 대한핵의학회지
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• 제38권5호
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• pp.338-343
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• 2004

목적: 이 연구의 목적은 두층 섬광결정을 사용하여 PET 기기 시야 외곽에서 발생하는 영상 왜곡현상을 최소화하는 고 민감도, 고 분해능의 소동물 PET 시스템을 개발하는 것이다. 대상 및 방법: GATE (Geant4 Application for Tomographic Emission) 시뮬레이션 프로그램을 사용하여 시스템을 모사하였고 시스템 성능을 예측하였으며 시뮬레이션에서 도출한 파라미터를 기준으로 시스템을 설계 제작 하였다. 두층 섬광결정은 Lutetium Oxyorthosilicate (LSO)와 Lutetium-Yttrium Aluminate-Perovskite (LuYAP)으로 구성하였다. 섬광결정의 각 픽셀크기는 $2mm{\times}2mm{\times}8mm$이며 $8{\times}8$로 배열하여 두층 섬광결정으로 구성하였다. 두층 섬광결정 배열을 위치민감형 광전자증배관(Position Sensitive Photomultiplier Tube: PSPMT)과 결합하여 한 개의 검출기를 구성하였으며, 총 16개 검출기를 지름 10 cm, 유효시야 8 cm인 원형으로 배열하였다. 검출기로부터 출력된 데이터는 소켓, 디코더, ADC, FPGA회로를 거쳐 전 처리 컴퓨터에 입력되고 마스터 컴퓨터에 저장 되도록 하였다. 결과: 시스템 개발의 초기 연구로 한쌍 검출기만 사용하여 단층영상을 획득하고 민감도와 공간분해능을 측정하였다. 점선원을 시야 중앙에 위치했을 때 공간분해능은 2.3 mm FWHM이고, 민감도는 10.9 $cps/{\mu}Ci$이었다. 결론: 구축한 시스템을 사용하여 선원의 위치와 모양변화를 정확하게 측정한 사이노그램과 PET 영상을 획득할 수 있었다. 이 연구는 고 분해능 고 민감도 PET 시스템 개발의 초기연구로, 소형 원형 PET 시스템 개발 가능성을 보여준다.lamate을 이용하여 측정한 사구체 여과율과 통계적으로 유의한 상관 관계를 보이지 않았다. 결론: Gates 방법을 이용한 사구체 여과율 측정에서 배후 방사능 관심 영역은 신장의 상방과 양측 신장사이, 즉 혈액 풀 방사능이 많이 분포하는 부위에 설정하는 것이 I-125-iothalamate을 이용한 사구체 여과율과 가장 높은 상관 관계를 보였고, 신장 깊이가 깊지 않은 2군에서 두 사구체 여과율은 더 높은 상관 관계를 보였다.7%$, 25분일 때 $95{\pm}12%$, 40분일 때 $98{\pm}3%$로 통계학적으로 유의한 차이는 없었다(p>0.05). 항응고제 종류에 따른 결합효율은 헤파린을 사용한 경우 $89{\pm}20%$, CPDA를 사용한 경우 $97{\pm}6%$, ACD를 사용한 경우 $98{\pm}4%$로 CPDA와ACD를 사용한 경우에 유의하게 높은 결합효율을 보였다(p<0.001). 결론: 변형 체내 표지법으로 적혈구를 표지시 우수한 결합효율을 유지하기 위해서는 채취하는 혈액의 양은 3 mL 이상, 배양시간은 10분 이상(10분-40분), 항응고제는 ACD나 CPDA tinning 시간은 20분 이상(20-35분)을 유지하고, 가능한 rotating invertor를 사용하는 것이 좋을 것으로 생각된다.KC $\varepsilon$이 K562(Adr)세포에서 많이 발현되었으나, K562와 K562(Adr)세포에서는 verapamil처리에 따른 PKC 아형의 변화는 없었다. 결론: Verapamil은 암세포의 종류에 따라 MIBI와 TF의 섭취를 감소시켰고, 고용량에는 MDR세포의 섭취도 감소시켰으며 이러한 현상은 세포독성 이나 PKC효소 아형과는 관련이 없었다. 그러므로 MDR의 진단시 verapamil을

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.456-456
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• 2010

CMOS 소자가 서브마이크론($0.1\;{\mu}m$) 이하로 스케일다운 되면서 단채널 효과(short channel effect), 게이트 산화막(gate oxide)의 누설전류(leakage current)의 증가와 높은 직렬저항(series resistance) 등의 문제가 발생한다. CMOS 소자의 구동전류(drive current)를 높이고, 단채널 효과를 줄이기 위한 가장 효율적인 방법은 소스 및 드레인의 얕은 접합(shallow junction) 형성과 직렬 저항을 줄이는 것이다. 플라즈마 도핑 방법은 플라즈마 밀도 컨트롤, 주입 바이어스 전압 조절 등을 통해 저 에너지 이온주입법보다 기판 손상 및 표면 결함의 생성을 억제하면서 고농도로 얕은 접합을 형성할 수 있다. 그리고 얕은 접합을 형성하기 위해 주입된 불순물의 활성화와 확산을 위해 후속 열처리 공정은 높은 온도에서 짧은 시간 열처리하여 불순물 물질의 활성화를 높여주면서 열처리로 인한 접합 깊이를 얕게 해야 한다. 그러나 접합의 깊이가 줄어듦에 따라서 소스 및 드레인의 표면 저항(sheet resistance)과 접촉저항(contact resistance)이 급격하게 증가하는 문제점이 있다. 이러한 표면저항과 접촉저항을 줄이기 위한 방안으로 실리사이드 박막(silicide thin film)을 형성하는 방법이 사용되고 있다. 본 논문에서는 (100) p-type 웨이퍼 He(90 %) 가스로 희석된 $PH_3$(10 %) 가스를 사용하여 플라즈마 도핑을 실시하였다. 10 mTorr의 압력에서 200 W RF 파워를 인가하여 플라즈마를 생성하였고 도핑은 바이어스 전압 -1 kV에서 60 초 동안 실시하였다. 얕은 접합을 형성하기 위한 불순물의 활성화는 ArF(193 nm) excimer laser를 통해 $460\;mJ/cm^2$의 에니지로 열처리를 실시하였다. 그리고 낮은 접촉비저항과 표면저항을 얻기 위해 metal sputter를 통해 TiN/Ti를 $800/400\;{\AA}$ 증착하고 metal RTP를 사용하여 실리사이드 형성 온도를 $650{\sim}800^{\circ}C$까지 60 초 동안 열처리를 실시하여 $TiSi_2$ 박막을 형성하였다. 그리고 $TiSi_2$의 두께를 측정하기 위해 TEM(Transmission Electron Microscopy)을 측정하였다. 화학적 결합상태를 분석하기 위해 XPS(X-ray photoelectronic)와 XRD(X-ray diffraction)를 측정하였다. 접촉비저항, 접촉저항과 표면저항을 분석하기 위해 TLM(Transfer Length Method) 패턴을 제작하여 I-V 특성을 측정하였다. TEM 측정결과 $TiSi_2$의 두께는 약 $580{\AA}$ 정도이고 morphology는 안정적이고 실리사이드 집괴 현상은 발견되지 않았다. XPS와 XRD 분석결과 실리사이드 형성 온도가 $700^{\circ}C$에서 C54 형태의 $TiSi_2$ 박막이 형성되었고 가장 낮은 접촉비저항과 접촉저항 값을 가진다.