• 한국정보통신학회논문지
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• 제12권6호
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• pp.1026-1031
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• 2008

현재 가정과 소규모 사업장에서 재정적인 변화와 개인 커뮤니케이션 그리고 원격의료에 이르기까지 점점 GPON 사용이 일반화 되어가고 있다. 이러한 PON의 다중사용 때문에 개인정보 보호와 커뮤니케이션 보호를 위한 보안의 필요성이 더더욱 커지고 있다. 이를 위해 이 논문에서는 Virtex4 FPGA를 기반으로 AES의 카운터 모드를 구현하였다. 본 논문에서 구현된 구조는 pipeline 구조 구현을 위하여 크게 세 가지 특징을 가지고 있는데 1) composite filed 연산을 이용한 Subbyte, 2) efficient MixColumn transformation, 그리고 3) on-the-fly key scheduling이다. 구현된 S-box는 면적의 17% 감소와 on-the-fly key 스케줄링 기법으로 pipeline 구조에 특화된 key-expander 기능을 구현하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.225-228
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• 2008

In this paper, we presented our implementation of a counter mode AES based on Virtex4 FPGA. Our design exploits three advanced features: composite field arithmetic SubByte, efficient MixColumn transformation, and On-the-Fly Key-Scheduling for fully pipelined architecture. By pipelining the composite field implementation of the S-box, the area cost is reduced to average 17 percent. By designing the On-the-Fly key scheduling, we implemented an efficient key-expander module which is specialized for a pipelined architecture.

• 한국정보통신학회논문지
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• 제9권5호
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• pp.1082-1088
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• 2005

3가지 키 길이(128, 192, 256 비트)를 지원하는 AES Rijndael 암호 알고리즘에서 라운드 키를 빠르게 생성하는 것은 고성능 AES 암호 프로세서를 개발하는데 있어서 핵심적인 요소이다. 본 논문에서는 암호 및 복호 동작이 동일 칩 상에 구현되는 파이프라인 및 반복 구조 AES 프로세서에 모두 적용 가능한 라운드 키생성기를 제안한다. 제안된 라운드 키 생성기는 2개의 모듈(Key_exp_m, Key_exp_s)의 조합으로 구성되며, 모듈화되고 면적 효율적인 구조를 갖고 있다. 3가지 키 길이와 암호 및 복호 동작을 내장한 반복구조 AES 프로세서용 라운드 키 생성기는 0.25um CMOS 표준 셀 라이브러리를 사용할 경우 약 7.8ns의 지연시간을 갖고 있으며 약 17,700개의 게이트로 구성된다.