• Journal of Positioning, Navigation, and Timing
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• 제6권3호
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• pp.87-94
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• 2017

GNSS modernization and development is in progress throughout the globe, and it is focused on the addition of a new navigation signal. Accordingly, for the next-generation GNSS signals that have been developed or are under development, various combinations that are different from the existing GNSS signal structures can be introduced. In this regard, to design an advanced signal, it is essential to clearly understand the effects of the signal structure and design variables. In the present study, the effects of the GNSS spreading code period and GNSS data bit duration (i.e., signal design variables) on the signal processing performance were analyzed when the data bit transition was considered, based on selected GNSS signal design scenarios. In addition, a method of utilizing the obtained result for the design of a new GNSS signal was investigated.

• 한국항행학회논문지
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• 제11권4호
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• pp.388-393
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• 2007

변환부호화기(Transform coders)를 설계함에 있어서 비트 할당(Bit allocation)은 중요한 설계 요인 중의 하나이다. 본 논문에서는 고해상(high-resolution) 이론에 의한 수식들을 바탕으로 각 계수 양자화기들의 비트율을 정수값으로 할당해주는 최적의 알고리즘인 최대 탐욕 알고리즘과 최소 탐욕 알고리즘을 제안하였다. 특히, 제안된 최대 탐욕 알고리즘과 최소 탐욕 알고리즘에서 쌍대성(duality) 성질을 확인할 수 있었다.

• 한국항해항만학회지
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• 제29권10호
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• pp.877-882
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• 2005

해상에서 항법시스템의 고장이나 중단에도 불구하고 연속적인 항법 서비스의 제공이 가능하도록 하는 Fail-Safe Seaway 방안이 필요하다. 모든 위성 및 지상전파항법의 통합전파항법기술을 위해 본 논문에서는 소프트웨어 라디오 기술을 이용한 수신기 특히, GPS 수신기의신호처리 알고리즘 설계에 초점을 맞춘다. 현재 소프트웨어 GPS 수신기의 가장 큰 문제점은 실시간 구현의 어려움에 있다. GPS 신호와 같이 넓은 대역폭을 갖는 신호를 다중 상관기로 구현하는데 있어서, 상용 프로세서에서는 많은 연산량이 요구되어 실시간 구현이 어렵기 때문이다. 본 논문은 실시간 구현 시에 요구되는 많은 연산량을 해결하기 위해 소프트웨어 GPS 수신기 내부에서 생성하는 다중비트의 반송파 및 코드를 일정한 패턴으로 간소화시켜 연산량을 크게 감소시키는 방법을 제안한다.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2005년도 추계학술대회 논문집
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• pp.37-42
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• 2005

해상에서 항법시스템의 고장이나 중단에도 불구하고 연속적인 항법 서비스의 제공이 가능하도록 하는 Fail-Safe Seaway 방안이 필요하다. 모든 위성 및 지상전파항법의 통합전파항법기술을 위해 본 논문에서는 소프트웨어 라디오 기술을 이용한 수신기 특히, GPS 수신기의 신호처리 알고리즘 설계에 초점을 맞춘다. 현재 소프트웨어 GPS 수신기의 가장 큰 문제점은 실시간 구현의 어려움에 있다. GPS 신호와 같이 넓은 대역폭을 갖는 신호를 다중 상관기로 구현하는데 있어서, 상용 프로세서에서는 많은 연산량이 요구되어 실시간 구현이 어렵기 때문이다 본 논문은 실시간 구현 시에 요구되는 많은 연산량을 해결하기 위해 소프트웨어 GPS 수신기 내부에서 생성하는 다중비트의 반송파 및 코드를 일정한 패턴으로 간소화시켜 연산량을 크게 감소시키는 방법을 제안한다.

• 한국항행학회논문지
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• 제15권4호
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• pp.591-595
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• 2011

본 논문에서는 차세대 유럽형 방송 시스템인 DVB-T2(Digital Video Broadcasting-Second Generation Terrestrial) 수신기의 핵심블록인 BICM(Bit Interleaved Coded Modulation) 모듈의 구조를 설계하고 DSP(Digital Signal Processor) TMS320C6474를 통해 구현하였다. 실험결과를 통해 8비트 이상을 사용하는 고정소수점 BICM 모듈이 부동소수점 BICM 모듈과 거의 동일한 BER(Bit Error Rate) 성능을 나타냄을 알 수 있었다.

• 한국항행학회논문지
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• 제6권3호
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• pp.223-230
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• 2002

본 논문에서는 MSSI 보상 기법을 채택한 2,000km 광 전송 시스템의 수신 성능 평가를 위해 신호간의 간섭 영향을 고려한 직접 검파 수신단에서의 잡음 전력과 비트 에러율을 도출하고, 비트율에 따른 수신 감도를 계산해 보았다. 본 논문에서 제안한 BER 계산이 실제 시스템에 적용될 수 있는 방법이라는 것을 확인할 수 있었고, 전송 링크에 MSSI 보상 기법이 적용된 시스템에서 신호 파형의 색 분산과 비선형 효과에 의한 왜곡이 보상되지만, 결국 비트율이 높아질수록 좁아지는 비트 간격에 따른 ISI에 의해 평균 수신 전력의 감소를 가져오고 궁극적으로 수신 감도를 감소시켜 준다는 것을 확인할 수 있었다.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2006년도 International Symposium on GPS/GNSS Vol.1
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• pp.121-125
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• 2006

A new GPS receiver correlator for the deeply-coupled GPS/INS integration system is proposed in order to the computation time problem of the Kalman filter. The proposed correlator consists of two early, prompt and late arm pairs. One pair is for detecting data bit transition boundary and another is for the correlator value calculation between input and replica signal. By detecting the data bit transition boundary, the measurement calculation time can be made longer than data bit period. As a result of this, the computational time problem of the integrated Kalman filter can be resolved. The validity of the proposed method is given through computer simulations.

• 한국항행학회논문지
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• 제9권2호
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• pp.156-163
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• 2005

본 논문에서는 ICAO (International Civil Aviation Organization)에서 규정한 VDL 모드 3 시스템 계통도와 제원을 구성하여 BER(Bit Error Rate), 전송지연시간, 버스트 재전송율, 그리고 throughput에 대한 성능을 분석하였다. 성능 분석 결과, BER과 전송지연시간, throughput, 버스트 재전송율의 관계를 명확히 정의할 수 있었고, 또한 down link에서 V/D 재전송율과 throughput에 강한 상관이 있음이 판명되었다.

• 한국항행학회논문지
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• 제14권2호
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• pp.233-238
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• 2010

본 논문은 고신뢰성 임베디드 시스템의 핵심 부품인 risc 프로세서에 forward 기반의 오류복원 기법을 적용한 fetch redundant risc(FRR) 프로세서와 backward 기반의 오류복원 기법을 적용한 redundancy execute risc(RER) 프로세서를 연구하였다. 제안된 프로세서의 고장감내 성능을 평가하기 위해서 base risc, FRR, RER 프로세서의 SystemC 모델을 제작하고 SystemC 기반 fault injection 기법을 이용하여 오류주입 시험을 수행하였다. 실험결과 세 프로세서의 고장률은 1-bit transient fault를 주입한 경우에는 고장률이 FRR 프로세서는 1%, RER 프로세서는 2.8%, base risc 프로세서는 8.9%로 확인되었으며, 1-bit permanent fault를 주입한 경우 FRR 프로세서는 4.3%, RER 프로세서는 6,5%, base RISC 프로세서는 41%로 확인되었다. 따라서 1-bit 오류가 발생하는 경우에는 FRR 프로세서가 가장 높은 신뢰성을 나타내는 것으로 판명되었다.

• 한국항행학회논문지
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• 제11권4호
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• pp.408-414
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• 2007

마이크로 센서 소자와 무선 네트워크 기술의 발전으로 인하여 에너지 효율적이고 저가격의 무선 센서 노드의 개발이 가능하게 되었다. 본 논문에서는 낮은 전력 소모와 우수한 BER(Bit Error Rate) 성능을 위해 FEC 기술을 적용한 FSK 모뎀 기반의 멀티 홉 무선 센서 네트워크를 제안한다. FEC 기술은 부호화 및 복호화를 위한 추가의 전력을 필요로 하며 센서 노드안에 구현하기 위한 복잡한 기능을 필요로 한다. 성능 평가를 위하여 본 논문에서는 채널 파라미터, 홉의 수, 전송 비트의 수, 노드사이의 거리를 함수로 하여 수신된 비트 및 부호어의 확률을 계산하였다.