The DEVS(discrete event system specification) formalism describes a discrete event system in a hierarchical, modular form. DEVSIM++ is C++ based general purpose DEVS abstract simulator which can simulate systems to be modeled by the DEVS formalism in a sequential environment. We implement P-DEVSIM++ which is a parallel version of DEVSIM++. In P-DEVSIM++, the external and internal event of models can be processed in parallel. To process in parallel, we introduce a hierarchical distributed simulation technique and some optimistic distributed simulation techniques. But in our algorithm, the rollback of a model is localized itself in contrast to the Time Warp approach. To evaluate its performance, we simulate a single bus multiprocessor architecture system with an external common memory. Simulation result shows that significant speedup is made possible with our algorithm in a parallel environment.
Nowadays, portable digital cameras such as smart phone cameras are being popularly used for entertainment and visual information recording. Given a database of geo-tagged images, a visual location recognition system can determine the place depicted in a query photo. One of the most common visual location recognition approaches is the bag-of-words method where local image features are clustered into visual words. In this paper, we propose a new bag-of-words-based visual location recognition algorithm using time-series streetview database. The proposed algorithm selects only a small subset of image features which will be used in image retrieval process. By reducing the number of features to be used, the proposed algorithm can reduce the memory requirement of the image database and accelerate the retrieval process.
RFID(Radio Frequency Identification)는 라디오파를 이용하여 사물에 부착된 태그에 저장되어 있는 고유정보를 무선으로 전송하는 기술이다. 건축 분야에서 RFID를 사용하여 자재의 투입량과 재고 관리를 위한 자재관리 시스템의 구축사례가 증가 하고 있는 추세이다. 기존의 자재관리 시스템은 자재의 투입량과 재고 관리를 위해 자재에 RFID태그를 부착시키고 자재 투입 시 자재에 부착된 태그를 인식하는 기능만을 가진 시스템이 대부분이고, 자재의 재사용을 위해 자재의 위치정보를 RFID를 활용하여 자동으로 인식하고 관리할 수 있는 시스템 개발은 활발히 이루어지고 있지 않다. 본 논문에서는 건축자재의 효율적인 재사용을 위해 특정 서브와 리더기의 거리측정값을 기반으로 자재의 위치를 추정하여 메인 서버에 저장하는 기능을 가지는 RFID 시스템을 제안한다. 시스템의 구조는 RFID 리더부, 거리측정부, 통신부, 저장부로 구성된다.
RFID(Radio Frequency Identification)는 버스카드, 출입문 카드, 물류유통, 건축자재 관리 등 일상생활에서 다양하게 사용되는 태그의 일종으로 ID정보를 무선 주파수(RF, Radio Frequency)를 사용하여 인식하는 무선인식장치이다. RFID는 투과성과 인식률, 메모리 크기, 다중태그 인식률, 외부 오염 먼지, 외부 충격 등에 따라 크기와 성능이 달라지고, 이와 같은 요소들을 고려한 RFID 보호를 위한 패키징이 필요하다. 현재 RFID는 건축자재의 효과적인 관리를 위해서도 다양하게 사용되고 있는데, 건축자재에 RFID를 부착하기 위해서는 외부로 부터의 충격에 강건한 건축자재용 RFID 패키징 제작이 요구되고 있다. 본 논문에서는 외부 충격에 강하고, 고장 시 RFID의 교체가 가능하도록 패키징 틀과 본체를 분리하여 설계된 건축자재용 RFID 패키징을 제안한다. 제안된 RFID 패키징을 위한 상세한 설계도를 제시하였으며, 3D 프린터를 사용하여 설계된 패키징을 직접 제작하여 성능 평가를 실시하였다.
리더 프로토콜은 RFID 리더와 호스트 사이의 명령 수행/응답 및 태그 정보 교환을 담당하는 인터페이스이며, 관련된 표준들로 EPCglobal Low Level Reader Protocol(LLRP) 1.0.1, EPCglobal Reader Protocol(RP) 1.1 그리고 ISO/IEC 15961,15962 등이 있다. 하지만 현재 리더 프로토콜 표준들은 수동형 RFID 시스템에 초점을 두고 있어 능동형 RFID 시스템에서는 효율적이지 못하다. 본 논문에서는 EPCglobal LLRP 1.0.1을 기본으로 EPCglobal RP 1.1의 smoothing/filtering 기능을 추가하여 능동형 RFID 시스템에 효율적인 리더 프로토콜을 구현하였다. 구현한 리더 프로토콜은 RF 트랜시버와 RFID 리더와 태그 간의 Air interface 파라미터를 직접 설정 할 수 있다. 그리고 filtering 기능을 이용 리더와 호스트 간의 데이터 전송량을 줄이고, smoothing 기능을 이용 태그 수집 시 태그 수집성능 향상을 기대할 수 있으며, ISO/IEC 15961,15962 표준에 따른 태그 메모리 데이터 변경시 발생하는 비효율성을 제거 하였다. 또한, 하나의 리더와 45개의 태그를 사용하여 구현한 리더 프로토콜을 실제 능동형 RFID 시스템에 적용하여 성능을 평가 하였다.
본 논문에서는 인쇄공정기술로써 ETRI $0.8{\mu}m$ CMOS 공정을 사용하여 수동형 인쇄 RFID 태그칩용 64bit ROM을 설계하였다. 먼저 태그 칩의 제작단가를 줄이기 위하여 기존 실리콘 기반의 복잡한 리소그래피 공정을 사용하지 않고 게이트 단자인 폴리 층을 프린팅 기법 중 하나인 임프린트 공정을 사용하여 구현하였다. 그리고 �弼壅� ROM 셀 회로는 기존 ROM 셀 회로의 NMOS 트랜지스터대신에 CMOS 트랜스미션 게이트를 사용함으로써 별도의 BL 프리차지 회로와 BL 감지 증폭기가 필요 없이 출력 버퍼만으로 데이터를 읽어낼 수 있도록 하였다. $0.8{\mu}m$ CMOS 공정을 이용하여 설계된 8 행 ${\times}$ 8 열의 어레이를 갖는 64b ROM의 동작전류는 $9.86{\mu}A$이며 레이아웃 면적은 $311.66{\times}490.59{\mu}m^2$이다.
본 논문에서는 수동형 900MHz RFID 태그 칩용 로직 공정 기반 저면적.저전력 1Kb EEPROM를 설계하였다. 1Kb 셀 배열 (cell array)은 1 워드 (word)의 EEPROM 팬텀 셀 (phantom cell)을 2차원 배열 형태인 (16행 ${\times}$ 16열) ${\times}$ 4블록으로 구성하였으며, 4개의 메모리 블록이 CG (Control Gate)와 TG (Tunnel Gate) 구동회로를 공유하므로 저면적 IP 설계를 하였다. TG 구동회로를 공유하기 위해 소자간의 전압을 신뢰성이 보장되는 5.5V 이내로 유지하면서 동작 모드별 TG 바이어스 전압을 스위칭해 주는 TG 스위치 회로를 제안하였다. 그리고 4 메모리 블록 중 하나의 블록만 활성화하는 partial activation 방식을 사용하므로 읽기 모드에서 전력소모를 줄였다. 그리고 하나의 열 (column)당 연결되는 셀의 수를 줄이므로 읽기 모드에서 BL (Bit-Line)의 스위칭 시간을 빠르게 하여 액세스 시간 (access time)을 줄였다. Tower $0.18{\mu}m$ CMOS 공정을 이용하여 (32행 ${\times}$ 16열) ${\times}$ 2블록과 (16행 ${\times}$ 16열) ${\times}$ 4블록의 2가지 배열 형태의 1Kb EEPROM IP를 설계하였으며, (16행 ${\times}$ 16열) ${\times}$ 4블록의 IP가 (32행 ${\times}$ 16열) ${\times}$ 2블록의 IP에 비해 레이아웃 면적은 11.9% 줄였으며, 읽기 모드 시 전력소모는 51% 줄였다.
본 논문은 내장형 프로세서의 소비 전력을 줄이기 위한 저전력 TLB 구조를 제안하고자 한다. 제안된 TLB는 다수의 뱅크로 구성되어지며, 각각의 뱅크들은 하나의 블록 버퍼와 하나의 비교기를 포함한다. 블록 버퍼와 메인 뱅크는 특정 비트를 이용하여 선택적으로 접근이 가능하다. 그러므로 필터링 구조처럼 블록 버퍼에서 적중이 발생하면 메인 TLB 뱅크의 구동 소비 전력이 없고 단지 하나의 엔트리로 구성된 블록 버퍼에 의한 소비 전력만 발생함으로써 소비 전력을 효과적으로 줄일 수 있다. 또한 다른 계층적 구조와는 달리 이중 사이클에 대한 오버헤드가 1%로써 거의 무시 가능하다. 이에 반해 대표적인 계층 구조인 필터 구조의 경우 대략 5%이상 발생하게 되며, 제안된 구조와 동일한 구조를 가지지만 연속적 접근 판별 알고리즘을 사용하지 않은 동일한 구조의 블록 버퍼-뱅크 구조의 경우 15% 이상의 이중 사이클 오버헤드가 발생하게 된다. 이러한 이중 사이클은 프로세서의 성능 저하를 초래함으로써 데이터의 경우 특히 적용이 어려운 단점으로 지적되었다. 소비 전력의 감소 효과는 기존 완전 연관 구조에 비해 95%, 필터 구조에 비해 90%, 연속적 접근 판별 알고리즘 사용하지 않은 동일 구조에 비해 40%의 소비 전력 감소 효과를 얻을 수 있다.
In this paper, we present an empirical study for improving the Korean text chunking based on machine learning and feature set selection approaches. We focus on two issues: the problem of selecting feature set for Korean chunking, and the problem of alleviating the data sparseness. To select a proper feature set, we use a heuristic method of searching through the space of feature sets using the estimated performance from a machine learning algorithm as a measure of "incremental usefulness" of a particular feature set. Besides, for smoothing the data sparseness, we suggest a method of using a general part-of-speech tag set and selective lexical information under the consideration of Korean language characteristics. Experimental results showed that chunk tags and lexical information within a given context window are important features and spacing unit information is less important than others, which are independent on the machine teaming techniques. Furthermore, using the selective lexical information gives not only a smoothing effect but also the reduction of the feature space than using all of lexical information. Korean text chunking based on the memory-based learning and the decision tree learning with the selected feature space showed the performance of precision/recall of 90.99%/92.52%, and 93.39%/93.41% respectively.
KSII Transactions on Internet and Information Systems (TIIS)
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제17권7호
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pp.1759-1772
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2023
Chinese named entity recognition (NER) is a challenging work that seeks to find, recognize and classify various types of information elements in unstructured text. Due to the Chinese text has no natural boundary like the spaces in the English text, Chinese named entity identification is much more difficult. At present, most deep learning based NER models are developed using a bidirectional long short-term memory network (BiLSTM), yet the performance still has some space to improve. To further improve their performance in Chinese NER tasks, we propose a new NER model, IDCNN-BiLSTM-Highway, which is a combination of the BiLSTM, the iterated dilated convolutional neural network (IDCNN) and the highway network. In our model, IDCNN is used to achieve multiscale context aggregation from a long sequence of words. Highway network is used to effectively connect different layers of networks, allowing information to pass through network layers smoothly without attenuation. Finally, the global optimum tag result is obtained by introducing conditional random field (CRF). The experimental results show that compared with other popular deep learning-based NER models, our model shows superior performance on two Chinese NER data sets: Resume and Yidu-S4k, The F1-scores are 94.98 and 77.59, respectively.
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[게시일 2004년 10월 1일]
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