• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.1225-1228
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• 2005

This paper compares the differences between Java virtual machine and x86 processor in data transfer viewpoint. Memory models of JVM and x86 are analyzed and the data transfer paths are identified. As all operations must be performed to the values on operand stack, a great many data transfer operation is unavoidable in JVM. We also lists the number of data transfer operations necessary for executing some typical high-level language statements including assignment, arithmetic, conditional, and iterative statements.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.254.2-254.2
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• 2014

The Transmission Fourier Transform Infrared spectroscopy (FTIR) of SiOx charge storage layer with the richest silicon content showed an assignment at peaks around 2000~2300 cm-1. It indicated that the existence of many silicon phases and defect sources in the matrix of the SiOx films. The total hysteresis width is the sum of the flat band voltage shift (${\Delta}VFB$) due to electron and hole charging. At the range voltage sweep of ${\pm}15V$, the ${\Delta}VFB$ values increase of 0.57 V, 1.71 V, and 13.56 V with 1/2, 2/1, and 6/1 samples, respectively. When we increase the gas ratio of SiH4/N2O, a lot of defects appeared in charge storage layer, more electrons and holes are charged and the memory window also increases. The best retention are obtained at sample with the ratio SiH4/N2O=6/1 with 82.31% (3.49V) after 103s and 70.75% after 10 years. The high charge storage in 6/1 device could arise from the large amount of silicon phases and defect sources in the storage material with SiOx material. Therefore, in the programming/erasing (P/E) process, the Si-rich SiOx charge-trapping layer with SiH4/N2O gas flow ratio=6/1 easily grasps electrons and holds them, and hence, increases the P/E speed and the memory window. This is very useful for a trapping layer, especially in the low-voltage operation of non-volatile memory devices.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제2권2호
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• pp.59-66
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• 2013

본 논문에서는 임베디드 시스템에서 DSP를 위한 메모리 접근 변수의 저장 방법에 대한 최적화 ILP 알고리즘을 제안하였다. 본 논문은 0-1 ILP 공식을 이용하여 DSP 주소 생성 유닛의 메모리 변수 데이터 레이아웃을 최소화한다. 제약 조건을 기반으로 변수의 메모리 할당 여부를 식별하고, 변수가 지시하는 주소코드를 프로그램 포인터에 등록한다. 프로그램의 처리 순서가 프로그램 포인터에 선언되면, 해당 변수의 주소코드에 대한 자동증감 모드를 적용한다. 주소 레지스터에 대한 로드를 최소화하여 변수의 데이터 레이아웃을 최적화한다. 본 논문에서 제안한 알고리즘의 효율성을 입증하기 위하여 FICO Xpress-MP Modeling Tools을 이용하여 벤치마크에 적용하였다. 벤치마크 적용 결과, 기존의 선언적 주문 메모리 레이아웃보다 제안한 알고리즘을 적용한 최적의 메모리 레이아웃이 주소/수정 레지스터에 대한 로드 수를 감소시켰고, 주소코드의 접근을 줄임으로써, 프로그램의 실행 시간을 단축시켰다.

• 대한전자공학회논문지SD
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• 제40권5호
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• pp.369-378
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• 2003

본논문은 ATM/AAL 처리를 위한 재조립 처리기으 설계 및 VLSI 구현에 대하여 기술한다. ATM/AAL 재조립 처리기는 물리계층으로부터 수신된 ATM셀을 처리하는 장치로서 AAL5 패킷의 유료부하를 호스트의 메모리에 정렬하고 이를 전송하며 망 관련 정보와 패킷의 오류 사항을 점검한다. ATM 셀매칭 알고리즘과 지능형 분산 방식의 개념을 적용하여 여러 개의 채널을 동시에 운영할 때 시간 지연 없이 처리할 수 있도록 설계하였다. 셀매칭 알고리즘은 ATM의 헤더로부터 해당정보의 위치를 신속하게 찾을 수 있도록 해쉬함수를 이용하여 구현되었고 이로써 VCI/VPI 값의 할당에 있어서 시간상의 제약을 완화하였으며 지능형 분산 방식과 DMA를 이용하여 메모리의 낭비를 최소화하면서 데이터를 호스트 쪽으로 25Mbps의 속도로 전송이 가능하도록 하였다. 상용시스템과 통신을 수행하여 칩의 정확한 동작과 CRC, 오류 점검 등의 동작을 점검하였다. 본 재조립 처릭는 0.6㎛ CMOS 공정을 통하여 제작되었다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제31권6호
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• pp.840-848
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• 2004

자바에서 사용이 끝난 객체의 수집(garbage collection)은 프로그래머의 메모리 관리 부담을 덜어준다는 장점이 있다. 그러나, 수행 속도에 영향을 미치게 되므로 정적 분석 기법을 사용하여 이를 극복하는 기법이 제안되어왔다. 이 중 하나인 스택 저장 기법은, 힙메모리 대신 메소드 스택에 저장될 수 있는 객체들을 수행 전에 분석하여 파악해두는 방식을 따른다. 본 논문에서는 메소드의 호출/반환에 대해 직접 분석하여 자신을 생성한 메소드의 반환 후에도 접근될 소지가 있는 객체들을 판별하는 정적 분석 기법을 제시한다. 이로써 객체와 변수의 지정(assignment) 관계 분석을 기준으로 하는 기존의 스택 저장 기법들에서 간과되었던 객체들 중에서도 스택에 저장할 수 있는 대상을 발견할 수 있도록 한다.

• 대한전자공학회논문지
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• 제15권4호
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• pp.7-13
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• 1978

쉬프트레지스터 (SR) 모듈을 기억소자로서 사용하여 순서회로를 실현하는 방법을 논하였다. 종래의 방법은 특수한 조건하에서 SR를 선택하는 것으로서 그것을 구동하는 조합논리회로의 복잡도는 고려되지 않았다. 본 논문은 한 정수치함수를 사용하여 단수가 최소인 SR를 선택하였고 각 SR를 구동하는 조합논리회로의 입력선수를 비교하여 논리회로의 복잡도가 낮은 최적 상태할당을 구하였다.

• 전자공학회논문지B
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• 제30B권4호
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• pp.27-36
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• 1993

This paper proposes a shortest path allocation algorithm over the processors on the hypercube system based on the message passing techniques with the optimized module allocation. On multiprocessor systems, how to divide one task into multiple tasks efficiently is an important issue due to the hardness of the life cycle estimation of each process. To solve the life cycle discrepancies, the appropriate task assignment to each processor and the flexible communications among the processors are indispensible. With the concurrent program execution on hypercube systems, each process communicaties to others with the method of message passing. And, each processor has its own memory. The proposed algorithm generates a callable tree out of the module, assigns the weight factors, constructs the allocation graph, finds the shortest path allocation tree, and maps them with hypercube.

• International Journal of Computer Science & Network Security
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• 제21권2호
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• pp.88-92
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• 2021

A method and a mathematical algorithm for finding a quasi-optimal assignment plan with rectangular efficiency matrices are proposed. The developed algorithm can significantly reduce the time and computer memory consumption for its implementation in comparison with optimal methods.

• 한국정보과학회논문지:시스템및이론
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• 제32권2호
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• pp.85-94
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• 2005

DRAM에 의해 지원되는 페이지(page) 접근 모드나 버스트(burst) 접근 모드를 신중하게 이용하면 DRAM의 접근 시간(access latency) 및 접근 시에 소모되는 에너지를 줄일 수 있음이 많은 설계들에서 입증되었다. 최근에는 변수들을 메모리에 적절하게 배열함으로써 페이지 접근 횟수와 버스트 접근 회수론 각각 극대화시킬 수 있음이 밝혀졌다. 그러나 이러한 최적화문제는 쉽게 최적의 해를 구할 수 없다고 알려졌기 때문에. 주로 간단한 greedy 휴리스틱을 이용해서 풀려졌다. 본 논문은 기존의 방법보다 더 좋은 결과를 얻기 위해서 0-1 선형 프로그래밍(ILP)을 근간으로 한 기법을 제안한다. 벤치마크 프로그램들을 이용한 실험 결과를 보면, 제안된 알고리즘은 각각 OFU(order of first use) 방식과, [2]의 방식, [3]의 방식에 비해 평균적으로 각각 32.3%, 15.1%, 3.5%만큼 페이지 접근 회수론 증가시켰으며, 또한 각각84.4%, 113.5%, 10.1%만큼의 버스트 접근 회수를 증가시켰다.

• Journal of Computing Science and Engineering
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• 제5권2호
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• pp.121-130
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• 2011

Recent research indicates that transient errors will increasingly become a critical concern in microprocessor design. As embedded processors are widely used in reliability-critical or noisy environments, it is necessary to develop cost-effective fault-tolerant techniques to protect processors against transient errors. The register file is one of the critical components that can significantly affect microprocessor system reliability, since registers are typically accessed very frequently, and transient errors in registers can be easily propagated to functional units or the memory system, leading to silent data error (SDC) or system crash. This paper focuses on investigating the impact of register file soft errors on system reliability and developing cost-effective techniques to improve the register file immunity to soft errors. This paper proposes the register vulnerability factor (RVF) concept to characterize the probability that register transient errors can escape the register file and thus potentially affect system reliability. We propose an approach to compute the RVF based on register access patterns. In this paper, we also propose two compiler-directed techniques and a hybrid approach to improve register file reliability cost-effectively by lowering the RVF value. Our experiments indicate that on average, RVF can be reduced to 9.1% and 9.5% by the hyperblock-based instruction re-scheduling and the reliability-oriented register assignment respectively, which can potentially lower the reliability cost significantly, without sacrificing the register value integrity.