This paper presents a survey of video coding schemes which use wavelet transform for the videophone on very low bit rate commun ication chan nel( ego 10 Kbps Public Service Telephone Network). Firstly, we introduce the standardization efforts to make the low bit rate videophone architecture and the typical application of low bit rate video coding scheme. Secondly, we summarize the several requirements on videophone, delay, encoder/decoder complexity, low bitrate, and progressive transmission capability. Third, we review the basic theory of wavelet transform without much mathematics. We compare the wavelet transform with short-time fourier transform and subband filters. Fourth, we summarize the video coding schemes proposed so far, and evaluate them with Ule requirements. Lastly, we conclude with fu¬ture research directions.
본 논문에서는 정수변환 기저의 특성을 기반으로 블록의 내부/경계 영역으로 분리되는 루프필터를 생성하고, 이를 선택적으로 적용하는 방법을 제안한다. 기존의 블럭 기반의 적응적 루프 필터(BALF)는 비디오 코덱의 압축 성능에 있어서 약 10%의 압축 효율을 보이는 기술이다. 이는 복원된 영상을 원본 영상에 최대한 유사하게 만드는 Wiener 필터계수를 생성하고 생성된 필터가 적용될 영역에 대한 정보를 전송한다. 그러나 블럭 기반의 적응적 루프 필터는 블록 단위로 영상을 참조하여 하나의 필터를 생성하는 방법으로, 높은 부호화 성능을 보이는 반면, 높은 복잡도를 수반한다는 단점이 있다. 본 논문에서 제안하는 방법은 정수변환 기저의 특성에 따라서 서로 다른 에러의 특성을 갖는 특징을 이용하여 블록의 내부와 경계 영역을 분리하고, 각 영역을 위한 필터를 생성한다. 이후, 이를 원하는 영역에 선택적으로 적용한다. 부호화기의 필터 생성 과정에서 선택된 특정 영역의 필터를 복호화기로 전송함으로써, 선택된 영역에 대해서만 필터링을 수행하여 복호화 복잡도를 조절할 수 있다. 제안하는 알고리즘을 사용하여 블럭의 경계 영역 필터만을 사용한 경우 기존의 BALF 대비 약 2.56%의 부호화 성능 저하에 대하여 약 35.5%의 필터링 속도 향상을 보였다.
In this paper, we investigated the list sphere decoders (LSD) for multiple-input multiple-output (MIMO) systems. We showed that the ordering procedures play an important role in LSD in order to achieve the low complexity without degrading the bit-error-rate (BER) performance. Then, we proposed a novel ordering algorithm for the LSD which uses a look-up table and simply comparative operations. Comparative results in terms of BER performance and computational complexity are provided through computer simulations.
H.264/MPEG4 Advanced Video coding joint standard 에서 복호기(디코더)의 디블럭킹 필터는 필요하다. 본 논문에서는 MPEG-4 비디오에서 낮은 비트율과 대역폭에서도 화질을 보장하는 개선된 디블럭킹 알고리즘을 제안한다. 제안된 디블럭킹 알고리즘은 간단한 shift, addition 그리고 comparison 만을 사용하기 때문에 복잡성이 줄어든다. 블록 왜곡의 유무를 판별하기 위해 마스크 블록의 경계강도를 구해 복잡영역, 중간영역 그리고 단순영역으로 분리해 처리한다 실험 결과, 본 논문에서 제안한 디블럭킹 알고리즘은 블록 왜곡이 줄어드는 것을 알 수 있다.
KSII Transactions on Internet and Information Systems (TIIS)
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제11권4호
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pp.1987-2001
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2017
Low-density parity-check (LDPC) codes have attracted a great attention because of their excellent error correction capability with reasonably low decoding complexity. Among decoding algorithms for LDPC codes, the min-sum (MS) algorithm and its modified versions have been widely adopted due to their high efficiency in hardware implementation. In this paper, a self-adaptive MS algorithm using the difference of the first two minima is proposed for faster decoding speed and lower power consumption. Finding the first two minima is an important operation when MS-based LDPC decoders are implemented in hardware, and the found minima are often compressed using the difference of the two values to reduce interconnection complexity and memory usage. It is found that, when these difference values are bounded, decoding is not successfully terminated. Thus, the proposed method dynamically decides whether the termination-checking step will be carried out based on the difference in the two found minima. The simulation results show that the decoding speed is improved by 7%, and the power consumption is reduced by 16.34% by skipping unnecessary steps in the unsuccessful iteration without any loss in error correction performance. In addition, the synthesis results show that the hardware overhead for the proposed method is negligible.
본 연구에서는 무선 랜 표준안인 802.11n에서 채널 부호화 알고리즘으로 채택된 LDPC부호의 복호 알고리즘의 저복잡도에 대해 연구를 하였다. 샤논의 한계에 근접하기 위해서는 큰 블록 사이즈의 LDPC 부호어 길이와 많은 반복횟수를 요구한다. 이는 많은 계산량을 요구하며, 그리고 이에 따른 전력 소비량(power consumption)을 야기시키므로 본 논문에서는 세 가지 형태의 저복잡도 LDPC 복호 알고리즘을 제시한다. 첫째로 큰 블록 사이즈와 많은 반복 횟수는 많은 계산량과 전력 소모량을 요구하므로 성능 손실 없이 반복횟수를 줄일 수 있는 부분 병렬 방법을 이용한 복호 알고리즘, 둘째로 early stop 알고리즘에 대해 연구 하였고, 셋째로 비트 노드 계산과 체크 노드 계산 시 일정한 신뢰도 값보다 크면 다음 반복 시 계산을 하지 않는 early detection 알고리즘에 대해 연구 하였다.
모바일 영상 서비스와 센서 네트워크와 같은 저전력, 저복잡도의 비디오 부호기를 필요로 하는 분야의 수요가 증대됨에 따라 프레임간의 상관성을 이용하지 않고 압축함으로써 낮은 복잡도로도 높은 압축률을 얻을 수 있는 분산 비디오 코딩에 대한 연구가 활발하게 진행되고 있다. 분산 비디오 코딩에서 부호기는 오류정정 부호기를 이용하여 원래 영상보다 압축된 형태의 신드롬을 생성한다. 반면, 복호기에서는 원본 영상을 추정하고 부호기에서 만들어진 신드롬을 이용하여 추정한 원본 영상의 오류를 정정한다. 이 때, 추정된 원본 영상을 보조 정보라 하며, 보조 정보는 원본 영상이 가상의 상관 채널을 통해 얻어진 영상이라 해석할 수 있다. 분산 비디오 코딩의 성능 향상을 위해서는 오류 정정 복호기와 최적 복원과정의 성능향상이 필요하며, 두 과정 모두 가상의 상관 채널의 정확도에 영향을 받는다. 본 논문에서는 오류 정정 복호기와 복원과정에서 최적의 입력값을 예측하기 위하여, 상관 채널의 구성 파라미터의 정확한 추정을 위한 효과적인 알고리즘들을 제안한다. 일반적으로 상관 채널은 라플라시안 분포로 모델링 되는데, 이 분포와 실제 채널 측정값과의 자승오류를 최소화 하는 알고리즘인 최소자승법 및 복잡도를 낮춘 변형된 알고리즘을 제안하였다. 또한, 신뢰구간 설정으로 기존의 채널 파라미터 추정 알고리즘을 사용할 때 오류를 줄이는 방법을 제안하였다. 제안된 알고리즘으로 Mother 영상과 Foreman 영상에서 각각 최대 PSNR이득 1.8 dB와 1.1 dB를 얻었으며, 특히 상관도가 낮은 영역에서 더 효과적인 성능 개선을 보인다.
부호화율과 구속장을 선택적으로 지정할 수 있는 다중 표준용 파라미터화된 비터비 복호기의 효율적인 설계에 대해 기술한다. 설계된 비터비 복호기는 부호화율 1/2과 1/3, 구속장 7과 9를 지원하여 4가지 모드로 동작하도록 파라미터화된 구조로 설계되었으며, 각 동작모드에서 공통으로 사용되는 블록들의 공유가 극대화되는 회로구조를 적용하여 면적과 전력소모가 최소화되도록 하였다. 또한, one-point 역추적 알고리듬에 최적화된 ACCS (Accumulate-Subtract) 회로를 적용하여 완전 병렬구조에 비해 ACCS 회로의 면적을 약 35% 감소시켰다. 설계된 비터비 복호기 코어는 0.35-um CMOS 셀 라이브러리로 합성하여 79,818 게이트와 25,600비트의 메모리로 구현되었으며, 70 MHz 클록으로 동작하여 105 Mbps의 성능을 갖는다.
본 논문에서는 사용 전원이 제한적인 이동통신 기기에 사용되는 터보 복호기의 전력 소모 원인이 되는 반복 복호 횟수를 줄이기 위한 알고리듬을 제안한다. 기존의 반복 횟수를 제어하는 방법의 경우, CRC를 사용하는 방법은 하드웨어 복잡도가 낮은 반면 BER 성능의 감소가 큰 단점이 있으며 LLR을 이용하는 방법은 BER 성능이 임계값에 의존적이며 임계값을 계산하는 추가적인 하드웨어가 필요한 단점이 있다. 제안된 알고리듬은 터보 코드의 우수한 오류 정정 성능을 이용하여 하나의 데이더 프레임에 대한 연속된 두 번의 복호 출력이 동일한 경우 복호를 종료하는 방법으로 간단한 버퍼와 계수기를 이용하여 하드웨어의 부담을 최소화하는 구현이 가능하며 BER 성능의 감소 없이 전력 소모를 줄일 수 있음을 확인하였다. 실험 결과, 제안한 방법은 BER 성능의 감소 없이 반복 복호 횟수를 60% 정도 줄이는 것으로 나타났으며, 반복 복호 횟수의 감소 정도에 비례하여 소모 전력도 절약된다.
본 논문에서는 IEEE 802.11n 무선 랜 표준용 LDPC 복호기 프로세서를 설계하였다. 설계된 프로세서는 IEEE 802.11n 표준의 블록길이 1,944와 부호화율 1/2의 패리티 검사 행렬을 지원하며, 하드웨어 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였다. 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용하였으며, 이를 통해 기존방법의 메모리 크기의 25%만을 사용하여 구현하였다. 설계된 프로세서를 $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 200,400 게이트와 19,400 비트의 메모리로 구현되었으며, 80 MHz@2.5V로 동작하여 약 135 Mbps의 성능을 갖는다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작 검증과 복호성능을 분석하였으며, 이를 통해 설계된 LDPC 복호기의 유용성을 입증하였다.
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[게시일 2004년 10월 1일]
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