• 전자공학회논문지
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• 제50권1호
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• pp.157-165
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• 2013

본 논문에서는 리프팅 기반 일차원 (9,7) 이산 웨이블렛 변환(Discrete Wavelet Transform, DWT) 필터에 대한 효율적인 디지트 시리얼 VLSI 구조를 제안하였다. 제안한 구조는 연산을 디지트 단위로 처리하여 하드웨어 자원 소모량을 줄이고 승산기를 단순한 쉬프트와 덧셈 연산으로 대체하여 하드웨어를 최소화하였다. 적절한 데이터 비트할당을 위하여 PSNR을 분석하였고 이에 따라 입 출력 및 내부 데이터에 대한 비트를 정하였다. recursive folding 방식의 스케줄링을 적용할 때에 피드백에 의한 데이터 레이턴시로 인한 성능저하가 되지 않도록 설계하였다. 제안된 구조는 디지트 시리얼 구조를 통해 적은 하드웨어 자원을 사용하면서 100% 하드웨어 효율을 유지할 수 있도록 설계함으로써 하드웨어 비용과 성능을 동시에 고려하였다. 제안된 구조는 VerilogHDL로 모델링 하여 검증하였고 Synopsys사의 Design Compiler로 동부하이텍 0.18um 표준 셀 라이브러리를 사용하여 합성하였으며 2 input NAND 게이트 기준 3,770개의 게이트 수와 최대 동작주파수 330MHz의 결과를 얻었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.687-688
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• 2006

This paper presents implementation of the lifting based DWT processor interface which the process of JPEG2000. The proposed architecture uses Excalibur device produced Altera. This study describes CIS(CMOS Image Sensor), DMA(Direct Memory Access) and DWT control logic

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.90-93
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• 2002

In this work, an efficient lifting implementation of invertible deinterlacing is proposed. The invertible deinterlacing is a technique developed for intra-frame-based video coding as a preprocessing. Unlike the conventional deinterlacing, it preserves the sampling density and has the invertibility. For a special selection of filters, it is shown that the deinterlacing can be implemented efficiently by an in-place computation. It is also shown that the deinterlacing can be combined with the lifting discrete wavelet transform (BWT) employed in JPEG2000. A bit modification of the original lifting DWT is shown to provide the simultaneous implementation of deinterlacing. This fact makes the proposed technique attractive for the application to Motion-JPEG2000. The inverse transform and the reversible lifting implementation are also discussed.

• 한국멀티미디어학회논문지
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• 제13권7호
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• pp.943-949
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• 2010

본 논문은 하드웨어 곱셈 연산을 최적화하여 리프팅 기반의 9/7 웨이블릿 필터의 개선된 VLSI의 구조를 제안한다. 제안한 구조는 범용 곱셈기를 사용하는 기존의 리프팅 기반의 웨이블릿 필터와 비교하여 화질의 열화 없이 보다 적은 로직과 전력소모를 갖는다. 본 논문은 Pattern search 기반의 Lefevre 알고리즘을 이용하여 하드웨어 구조를 개선한다. 제안한 구조는 범용의 곱셈기를 단순한 shift-add 연산으로 대체하여 하드웨어 구현을 단순하게 하고 계산 속도를 빠르게 한다. 제안한 구조와 기존의 구조를 Verilog HDL을 이용하여 구현하고 비교 실험하였다. 두 구조는 0.18um 디지털 CMOS 공정의 스탠다드 셀을 이용하여 합성된다. 제안한 구조는 200MHz의 합성 타겟 클록 주파수에서 기존의 구조에 비해 면적, 전력소모와 최대 지연시간이 각각 약 51%, 43%와 30%로 감소하였다. 구현 결과를 통해 제안한 구조가 범용의 곱셈기 블록을 사용한 기존의 구조보다 스탠다드 셀을 이용한 ASIC 구현에 보다 적합하다는 것을 보여준다.

• 대한전자공학회논문지SD
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• 제41권8호
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• pp.75-84
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• 2004

본 논문에서는 Motion JPEG2000 등의 이산 웨이블릿 기반의 고속 영상처리를 위해서 리프팅 방식의 효율적인 H/W 구조를 제안하였다. 리프팅 내부연산의 반복성을 이용하여 알고리즘 레벨에서 구조적인 사상을 적용하고 데이터 스케줄링을 이용하여 최적화되고 간략화된 리프팅 기반의 필터링 셀의 구조를 제안한다. 이를 바탕으로 (9,7) 및 (5,3) 필터를 모두 수용할 수 있는 리프팅 커널의 구조를 구현하였다. 제안된 리프팅 커널은 일정 대기지연 시간 후에 연속적으로 데이터를 출력할 수 있는 간략화된 구조를 갖고 있다. 시간적인 순서로 입력되는 데이터에 대해서 일정한 출력을 발생할 수 있기 때문에 단순히 H/W를 추가하면 병렬적인 동작을 통해서 높은 출력율을 간단히 얻을 수 있다. 본 논문에서 제안된 리프팅 커널은 ASIC 및 FPGA 환경으로 모두 구현하였는데, ASIC으로는 삼성전자의 0.35㎛ CMOS 라이브러리를 이용하여 구현하였고 FPGA은 Altera사의 APEX을 타겟으로 하였다. ASIC의 경우 리프팅 연산을 위해 41,592개의 게이트 수와 라인 버퍼링을 위한 128Kbit의 메모리를 사용하였으며, FPGA의 경우 6,520개의 LE(Logic Element)와 128개의 ESB(Embedded System Block)을 사용하였다. 각각의 경우에 대해서 125MHz와 52MHz의 속도에서 안정적으로 동작할 수 있었다.

• 한국통신학회논문지
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• 제30권5C호
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• pp.344-354
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• 2005

본 논문에서는 JPEG2000을 위한 새로운 리프팅 구조를 제안하고 ASIC으로 구현하였다. 동일한 구조의 반복적인 연산을 통해서 수행되는 리프팅의 특성을 이용하여 단위 연산을 수행할 수 있는 셀을 제안하고 이를 확장하여 전체 리프팅을 재구성하였다. 먼저, 리프팅 연산의 동작 순서를 분석하고 하드웨어의 구현을 고려한 인과성을 부여한 후 단위 셀을 최적화하였다. 제안한 셀의 단순한 확장을 통해서 리프팅 커널을 구성하고, 이를 이용하여 Motion JPEG2000을 위한 리프팅 프로세서를 구현하였다. 구현한 리프팅 커널은 최대 $1024{\times}1024$ 크기의 타일(Tile)을 수용할 수 있고, (9,7)필터를 이용한 손실압축과 (5,3)필터를 이용한 무손실압축을 모두 지원한다. 또한 입력 데이터율과 동일한 출력율을 가지고, 일정 대기지연 시간이후 4가지 부대역(LL, LH, HL, HH)의 웨이블릿 계수들을 연속적으로 동시에 출력할 수 있다. 구현한 리프팅 프로세서는 SAMSUNG의 $0.35{\mu}m$ CMOS 라이브러리를 이용하여 ASIC 과정을 거쳤다. 약 9만개의 게이트를 사용하고, 곱셈기로 사용된 매크로 셀에 따라 차이는 있지만 약 150MHz 이상의 속도에서 안정적으로 동작이 가능하였다. 최종적으로 기존의 연구 및 상용 IP와의 비교에서도 종합적으로 우수한 성능을 보이는 것을 확인할 수 있었다.

• 한국통신학회논문지
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• 제30권7C호
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• pp.647-657
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• 2005

본 논문에서는 JPEG2000을 위한 새로운 리프팅 구조를 제안하고 ASIC으로 구현하였다. 동일한 구조의 반복적인 연산을 통해서 수행되는 리프팅의 특성을 이용하여 단위 연산을 수행할 수 있는 셀을 제안하고 이를 확장하여 전체 리프팅을 재구성하였다. 먼저, 리프팅 연산의 동작 순서를 분석하고 하드웨어의 구현을 고려한 인과성을 부여한 후 단위 셀을 최적화하였다. 제안한 셀의 단순한 확장을 통해서 리프팅 커널을 구성하고, 이를 이용하여 Motion JPEG2000을 위한 리프팅 프로세서를 구현하였다. 구현한 리프팅 커널은 최대 1024$\times$1024 크기의 타일 (Tile)을 수용할 수 있고, (9,7)필터를 이용한 손실압축과 (5,3)필터를 이용한 무손실압축을 모두 지원한다. 또한 입력 데이터율과 동일한 출력율을 가지고, 일정 대기지연 시간이후 4가지 부대역(LL, LH, HL, HH)의 웨이블릿 계수들을 연속적으로 동시에 출력할 수 있다. 구현한 리프팅 프로세서는 SAMSUNG의 0.35$\mu$m CMOS 라이브러리를 이용하여 ASIC 과정을 거쳤다. 약 9만개의 게이트를 사용하고, 곱셈기로 사용된 매크로 셀에 따각 차이는 있지만 약 150MHz 이상의 속도에서 안정적으로 동작이 가능하였다. 최종적으로 기존의 연구 및 상용 IP와의 비교에서도 종합적으로 우수한 성능을 보이는 것을 확인할 수 있었다.

• 한국통신학회논문지
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• 제32권3C호
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• pp.297-305
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• 2007

본 논문에서는 주요 영화사들로 구성된 DCI(Digital Cinema Initiatives)에 의해 디지털 시네마를 위한 영상 압축 표준으로 제정된 Motion JPEG2000 부호화기를 FPGA를 타겟으로 구현하였다. JPEG2000의 주요 구성요소인 리프팅-기반의 DWT(Discrete Wavelet Transform)와 EBCOT(Embedded Block Coding with Optimized Truncation)의 Tier 1을 하드웨어로 구현하였고, Tier 2과정은 소프트웨어로 구현하였다. 디지털 시네마를 위해 입력 영상의 크기(tile size)는 최대 $1024\times1024$까지의 고해상도를 지원할 수 있도록 하였고, 실시간성을 보장하기 위해 3개의 엔트로피 부호화기를 사용하였다. Verilog-HDL을 이용하여 하드웨어로 구현했을 경우 Altera사의 Stratix EP1S80에서 32,470 LE (logic element)에 해당하는 자원을 사용하면서 FPGA에 사상되었고, 150Mhz의 주파수에서 안정적으로 동작하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.933-936
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• 2005

Applications of LCD panel are getting more increased for motion-image applications. However, when the motion-images are displayed on LCD panels, they may be blurred due to slow response time of liquid crystal (LC). One of the solutions of the problem is overdrive technique. The technique has a lot of memory usage. In this paper, we propose a reduction method of the frame memory that is required for LCD overdrive. Proposed overdrive architecture consists of line-based lifting integer (5, 3) DWT filter for image data reduction and BLI (Bi-Linearly Interpolation) LUT for pixel value accelerating.

• 방송공학회논문지
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• 제17권2호
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• pp.374-387
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• 2012

본 논문에서는 이산 웨이블릿 패킷 변환을 이용하여 디지털 홀로그램의 중요 성분을 추적하고 암호화하는 알고리즘을 위한 하드웨어를 구현하였다. 웨이블릿 변환과 부대역의 패킷화를 이용한 암호화 방법을 이용하고, 적용된 암호화 기법은 웨이블릿 변환의 레벨과 에너지 값을 선택함으로써 다양한 강도로 암호화가 가능하다. 디지털 홀로그램의 암호화는 크게 두 부분으로 구성되는데 첫 번째는 웨이블릿 변환을 수행하는 것이고, 두 번째는 암호화를 수행하는 것이다. 고속의 웨이블릿 변환을 하드웨어로 구현하기 위해서 리프팅 기반의 하드웨어 구조를 제안하고, 다양한 암호화를 수행하기 위해서는 다중모드를 가지는 블록암호시스템의 구조를 제안한다. 동일한 구조의 반복적인 연산을 통해서 수행되는 리프팅의 특성을 이용하여 단위 연산을 수행할 수 있는 셀을 제안하고 이를 확장하여 전체 리프팅 하드웨어를 구성하였다. 블록 암호시스템의 구성을 위해서 AES, SEED, 그리고 3DES의 블록암호화 알고리즘을 사용하였고 데이터를 최소의 대기시간(최소 128클록, 최대 256클록)만을 가지면서 실시간으로 데이터를 암호화 혹은 복호화시킬 수 있다. 디지털 홀로그램은 전체 데이터 중에서 단지 0.032%의 데이터만을 암호화되더라도 객체를 분간할 수 없었다. 또한 구현된 하드웨어는 $0.25{\mu}m$ CMOS 공정에서 약 20만 게이트의 자원을 사용하였고, 타이밍 시뮬레이션 결과에서 살펴볼 때 약 165MHz의 클록속도에서 안정적으로 동작할 수 있었다.