• 대한전자공학회논문지SD
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• 제40권1호
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• pp.20-28
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• 2003

In this paper, we present results of the comparative analysis of the flicker phenomena in the poly-Si TFT-LCD and a-Si:H TFT-LCD arrays for the development and manufacturing of wide-area and high-quality TFT-LCD displays. We used four different types of TFTs; a-Si:H TFT, excimer laser annealed (ELA) poly-Si TFT, silicide mediated crystallization (SMC) poly-Si TFT, and counter-doped lateral body terminal (LBT), poly-Si TFT. We defined the electrical quantity of the flicker so that we could compare the flickers quantitatively for four different 40" UXGA TFT-LCDs. We identify three factors contributing to the flicker, such as charging time, kickback voltage and leakage current, and analyze how much each of three factors give rise to the flincker in the different TFT-LCD arrays. In addition, we suggest and show that, in the case of the poly-Si TFT-LCD arrays, the low-level (minimum) gate voltages should be carefully chosen to minimize the flicker because of their larger leakage currents compared with a-Si TFT-LCD arrays.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.53-63
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• 2009

본 논문에서는 IEEE 802.11n 표준과 같은 근거리 무선통신망 응용을 위한 10비트 100MS/s 27.2mW $0.8mm^2$ 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에 적합한 3단 파이프라인 구조를 기반으로 제작되었으며 각단에 공통적으로 사용되는 증폭기, 프리앰프 및 저항열을 최대한 효율적으로 공유함으로써 전력 소모 및 면적을 최소화하였다. 첫 번째 MDAC과 두 번째 MDAC에는 스위치 저항과 메모리 효과가 없는 증폭기 공유기법을 사용하였고, 세 개의 4비트 flash ADC에는 단 하나의 저항열만을 사용하는 동시에 두 번째 flash ADC와 세 번째 flash ADC에는 프리앰프를 공유하여 전력 소모와 면적을 최소화하였다. 보간 기법을 사용하여 요구되는 프리앰프의 수를 반으로 줄였으며, 프리앰프의 공유 및 보간 기법으로 인한 영향을 최소화하기 위해 낮은 킥-백 잡음을 갖는 비교기를 추가로 제안하였다. 제안하는 시제품 ADC는 0.18um 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.83LSB와 1.52LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 52.1dB의 SNDR과 67.6dB의 SFDR을 갖는다. 시제품 ADC의 칩 면적은 $0.8mm^2$이며 전력 소모는 1.8V 전원 전압을 인가하였을 때 100MS/s에서 27.2mW이다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.75-85
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• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.