• 전력전자학회논문지
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• 제27권5호
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• pp.384-390
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• 2022

In this study, a single-stage, four-phase, interleaved, totem-pole AC-DC converter is proposed for a super-fast charger station that requires high power, a wide voltage range, and bidirectional operation capabilities and adopts various types of electric transport vehicles. The proposed topology is based on current-fed push-pull dual active bridge converter combined with the totem-pole operation. Owing to the four-phase interleaving effect, the bridge on the grid side can switch at 0.25, 0.5, and 0.75 to achieve a ripple-free grid current. The input filter can be removed theoretically. Switching methods for the duty of the secondary-side duty cycle are proposed, and they correspond to the primary duty cycle for reducing the circulating power and handling the total harmonic distortion. Therefore, the converter can operate under a wide voltage range. Experimental results from a 7.5 kW prototype are used to validate the proposed concept.

• 전기전자학회논문지
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• 제26권3호
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• pp.506-509
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• 2022

비밀 공유 기법에서는 비밀 정보가 사용자들에게 분산되어 저장되고, 특정 허가된 사용자의 부분 집합으로부터만 비밀이 재합성될 수 있어야 한다. 이를 위해서는 서로 다른 부호어들 사이의 정보가 종속되지 않아야 한다. 극소 부호는 선형 블록 부호의 일종으로서 이러한 비밀 정보들이 상호 종속되지 않게 분산하는 역할을 한다. 본 논문에서는 극소 부호의 새로운 확장 기법을 제시한다. 임의의 벡터와 극소 부호의 곱을 통해 새로운 길이와 해밍 무게를 가지는 새로운 극소 부호가 생성된다. 이를 통해 기존에 알려지지 않은 파라미터를 가지는 극소 부호들을 제공할 수 있다.

• Current Optics and Photonics
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• 제7권2호
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• pp.157-165
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• 2023

We propose a highly directional waveguide grating antenna for an optical phased array, achieving high directionality of more than 97% by interleaving the trenches with different etching depths in the silicon nitride layer, and adopting a multilayered structure. Meanwhile, the multilayered structure reduces the perturbation strength, which enables a centimeter-scale radiation length. The beam-steering range is 13.2°, with a wavelength bandwidth of 100 nm. The 1-dB bandwidth of the grating is 305 nm. The multilayered grating structure has a large tolerance to the fabrication variation and is compatible with CMOS fabrication techniques.

• 한국통신학회논문지
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• 제27권2C호
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• pp.184-190
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• 2002

이 논문은 미국과 유럽에서 디지털 CATV (Community Antenna Television) 전송방식으로 각각 채택되고 있는 OpenCable 방식과 DVB-C (Digital Video Broadcasting-Cable System) 방식의 전송성능을 모의실험을 통하여 동일한 채널환경에서 비교 및 분석하였다. 두 방식을 공정하게 비교하기 위하여, 랜던잡음과 CTB (Composite Tripple Beats) 잡음을 신호손상요소로서 포함한 채널 모형을 고려하였으며, 가변 인터리빙 깊이 기능을 가지는 OpenCable 전송시스템은 여러 가지 인터리빙 깊이에 대한 전송성능을 분석하였다. 전송선능을 비교하기 위하여 각 전송방식에 대한 송수신 시스템을 소프트웨어로 구현한 다음, C/N값의 증가에 따른 BER(Bit Error Rate) 값을 비교 및 분석하였다. 모의실험결과, 각 잡음에 대하여 BER 값 ${10}^{-6}$을 얻기 위한 C/N 값이 64-QAM 모드에서는 OpenCable 방식이 DVB-C 방식보다 약 1.2 dB 정도 낮았으며, 256-QAM 모드에서는 두 방식이 유사하다는 결과를 얻었다.

• 대한전자공학회논문지SD
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• 제49권8호
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• pp.63-72
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• 2012

본 연구에서는 Quad FHD의 고해상도 동영상을 실시간 처리하는 고성능 H.264/AVC 디블로킹필터를 설계하였다. 연산처리 성능을 향상시키기 위해 라인에지필터 16개를 4개의 블록에지필터로 병렬 설계하였으며, 내부버퍼 크기와 연산 사이클을 줄이기 위해 H.264/AVC 디블로킹 필터 순서를 4단 병렬 지그재그 스캔 순서로 스케줄링하였다. 그리고 블록에지필터 연산 간 1사이클의 지연시간을 두어 데이터 충돌을 방지하고, 블록에지필터 간 내부버퍼를 인터리빙 버퍼로 구현하여 내부버퍼 크기를 줄였다. 0.18um 공정에서 시뮬레이션한 결과, 최대 동작주파수가 90MHz이며, 게이트 수는 140.16 Kgates이다. 제안하는 H.264/AVC 디블로킹필터는 동작주파수 90MHz에서 Quad FHD급 동영상($3840{\times}2160$)을 초당 113.17프레임으로 실시간 처리가 가능한 결과이다.

• 한국통신학회논문지
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• 제39C권2호
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• pp.199-208
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• 2014

코드 분할 다중 접속 기법은 주파수 선택적 페이딩에 강인하고 높은 주파수 재사용 효율 특성으로 인해 열악한 수중 환경에서의 유망한 매체 접속 제어 기법으로 많은 연구가 진행되고 있다. 또한 최근 수중 매체 접속 제어기법의 성능 분석이 모의실험을 통해서 뿐만 아니라 해상 및 저수지에서의 실제 실험을 통해 이뤄지고 있다. 이에 본 논문에서는 수중 코드 분할 다중 접속 기법의 순방향 링크에 대한 트랜스시버를 설계한다. 수조 실험을 통해 코드 분할 다중 접속 기법의 수중 환경 적용 가능성을 검증하며, 수조 실험으로 얻어진 결과를 바탕으로 개선된 성능의 트랜스시버를 설계하고 모의실험과 저수지 실험을 통해 성능 개선을 확인한다. 사용자 데이터는 월시 부호를 사용하여 다중화되며, PN 획득 과정을 통해 위상 오류 정정 및 PN 부호 역확산을 수행한다. 또한 성능 향상을 위해 인터리빙 기법과 높은 오류 정정 효율을 가지는 채널 부호화 기법을 사용한다. 결과적으로 두 개의 다중화 데이터는 모두 오류 없이 복원되었으며, 세 개, 네 개의 다중화 데이터는 15% 이하의 오류율로 복원되었다.

• Journal of Computing Science and Engineering
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• 제5권2호
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• pp.111-120
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• 2011

Data mining algorithms should exploit new hardware technologies to accelerate computations. Such goal is difficult to achieve in database management system (DBMS) due to its complex internal subsystems and because data mining numeric computations of large data sets are difficult to optimize. This paper explores taking advantage of existing multithreaded capabilities of multicore CPUs as well as caching in RAM memory to efficiently compute summaries of a large data set, a fundamental data mining problem. We introduce parallel algorithms working on multiple threads, which overcome the row aggregation processing bottleneck of accessing secondary storage, while maintaining linear time complexity with respect to data set size. Our proposal is based on a combination of table scans and parallel multithreaded processing among multiple cores in the CPU. We introduce several database-style and hardware-level optimizations: caching row blocks of the input table, managing available RAM memory, interleaving I/O and CPU processing, as well as tuning the number of working threads. We experimentally benchmark our algorithms with large data sets on a DBMS running on a computer with a multicore CPU. We show that our algorithms outperform existing DBMS mechanisms in computing aggregations of multidimensional data summaries, especially as dimensionality grows. Furthermore, we show that local memory allocation (RAM block size) does not have a significant impact when the thread management algorithm distributes the workload among a fixed number of threads. Our proposal is unique in the sense that we do not modify or require access to the DBMS source code, but instead, we extend the DBMS with analytic functionality by developing User-Defined Functions.

• 한국정보과학회논문지:소프트웨어및응용
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• 제27권2호
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• pp.108-119
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• 2000

병렬 프로그램 테스팅을 위한 기존의 연구는 대부분 프로그램 수행 중에 얻어진 이벤트 트레이스(event trace)를 바탕으로 재수행성을 보장하는데 중점을 두고 있다. 반면에 개발과정에서 만들어진 요구/설계 명세로부터 테스팅을 위한 이벤트 시퀀스를 생성하는 방법에 대한 연구는 빈약한 실정이다. 이 논문에서는 통신 소프트웨어 개발 분야에서 광범위하게 사용되는 메시지 순차도(MSC)로부터 병렬 프로그램의 모듈 테스팅을 위한 이벤트 시퀀스를 생성하는 방법을 제시한다. 명세로부터 이벤트 시퀀스를 생성하기 위해서는 명세 내에 묵시적으로 포함되어 있는 이벤트들과 그들 간의 선후관계를 파악해야 한다. 이를 위해서 이 연구에서는 프로그램 수행 중에 이벤트들의 발생 순서를 결정하기 위해 사용해오던 논리시간 벡터(logical time stamp)를 MSC 명세에 적용함으로써 이벤트 간의 선후관계를 추출한다. 또한 이를 바탕으로 이벤트 시퀀스를 자동 생성하는 방법을 제시하고 전화 통화 예제를 사용해서 제시한 방법의 효용성을 보인다.

• 한국통신학회논문지
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• 제24권9A호
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• pp.1372-1382
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• 1999

B-ISDN과 같은 초고속 네트워크에서 전송오류의 주요원인은 과잉밀집 상태에 있어서의 버퍼 오버플로우이며 이로 인해 셀손실을 야기한다. 기존의 통신 프로토콜은 손실된 패킷이나 전송에러들을 다루기 위해 ARQ와 같이 오류탐지와 재전송 기법을 사용하고 있으나 이러한 ARQ 방법들은 재전송으로 인한 전송 지연시간이 매우 크기 때문에 초고속 네트워크에서는 적합하지 않다. 따라서 본 논문은 이러한 문제를 줄이기 위하여 B-ISDN에서 Forward Error Correction(FEC)를 이용하여 셀손실 회복방법의 셀손실율을 수치적으로 분석하였다. FEC 기법은 Two-state Markov 모델인 셀손실 프로세스 모델을 기초한 성능평가에서 상당한 낮은 셀손실율을 나타내었으며 ATM 네트워크에 인터리빙의 적용은 버스티한 트래픽을 랜덤(random)하게 배열하게 함으로서 셀손실율을 개선할 수 있음을 보이고 있다. 이러한 요소들은 향후 오류제어 기법 설계시 고려해야 할 주요요소로 사용될 수 있다. 또한 IP-over-ATM 네트워크에서 신뢰성 있는 IP 패킷의 전달을 위하여 FEC 기법의 효과에 관한 성능을 분석하고 평가하였다. 본 성능평가의 결과로 FEC 기법은 IP-over-ATM 환경에\ulcorner 신뢰성이 있는 IP 전달을 위한 해결책을 제시한다.

• 한국정보처리학회논문지
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• 제5권10호
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• pp.2686-2703
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• 1998

프로세서 메모리 혼합 구조는 해마다 증가하는 프로세서와 메모리간의 성능 격차를 해결하는 대안으로 연구가 활발히 진행되고 있다. 본 논문에서는 프로세서 메모리 혼합 구조의 여러 가지 설계 대안들을 고찰하였다. 이를 위해서 DRAM 접근 시간의 분석적 모델을 제안하고 성능 향상점 및 성능 병목점을 찾았다. 제안한 분석적 모델에 의하여 DRAM 페이지 적중률을 증대하여 성능을 향상시키는 구조로써 새로운 온칩 DRAM 구조인 프리차지 연기 뱅크 아키텍쳐를 제안하였다. 또한 제안한 뱅크 아키텍쳐에 효율적으로 적용할 수 있는 뱅크 인터리빙 방법을 제시하였다. 제안한 구조는 기존의 일반적 DRAM 구조 및 계층적 다중-뱅크 구조보다 우수함을 시뮬레이션을 통하여 증명하였다. 시뮬레이션은 SimpleScalar 툴을 개조하여 사용하였고, SPEC95 벤치마크에 대해서, 캐쉬 메모리의 크기, 뱅크 개수, 프리차지 연기 시간 등의 변화에 대한 성능을 분석하였다.