• Journal of information and communication convergence engineering
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• 제1권1호
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• pp.48-52
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• 2003

A cost efficient IPSec Accelerator board utilizing a crypto chip and an entry-level Linux PC for the high performance VPN is presented in this paper. The IPIP (IP-over-IP tunneling) processing, encryption & decryption processing, HASH processing, and the integrity test functions of IPSec are processed in the IPSec Accelerator board. The proposed IPSec Accelerator has demonstrated successful execution of the required functions of the IPSec packet processing and verified its performance by processing the IPSec packets at the rate of over 1 Gbps.

• 정보보호학회논문지
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• 제10권4호
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• pp.81-93
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• 2000

본 논문에서는 RSA 암호 시스템의 핵심 연산인 모듈로 멱승의 처리속도를 향상시키기 위한 방법으로 하이래딕스 (High-Radix) 연산 방식과 CRT(Chinese Remainder Theorem)를 적용한 새로운 하드웨어 구조를 제안한다. 모듈로 멱승의 기본 연산인 모듈로 곱셈은 16진 연산 방법을 사용하여 PE(Processing Element)의 개수를 1/4고 줄임으로써, 기존의 이 진 연산 방식에 비해 클럭 수차 파이프라이닝 플립플롭의 지연시간을 1/4로 줄였다. 복호화시에는 합성수인 계수 N 의 인수, p, q를 알고 있는 점을 이용하여 속도를 향상시키는 일반적인 방법인 CRT 알고리즘을 적용하였다. 즉, s비트 의 키에 대해, s/2비트 모듈로 곱셈기 두 개를 병렬로 동시 수행함으로써 처리 속도를 CRT를 사용하지 않을 때보다 4 배정도 향상시켰다. 암호화의 경우는 두 개의 s/2비트 모듈로 곱셈기를 직렬로 연결하여 s/비트에 대한 연산이 가능하도록 하였으며 공개키는 E는 17비트까지의 지수를 허용하여 빠른 속도를 유지하였다. 모듈로 곱셈은 몽고메리 알고리즘을 변형하여 사용하였으며, 그 내부 계산 구조를 보여주는 데이터 종속 그래프(Dependence Graph)를 수평으로 매핑하여 1차원 선형 어레이 구조로 구성하였다. 그 결과 삼성 0.5um CMOS 스탠다드 셀 라이브러리를 근거로 산출한 때, 1024 비트 RSA 연산에 대해서 160Mhz의 클럭 주파수로 암호화 시에 15Mbps, 복호화 시에 1.22Mbs의 성능을 가질 것으로 예측되며, 이러한 성능은 지금가지 발표된 국내의의 어느 논문보다도 빠른 RSA 처리 시간이다.

• 한국정보통신학회논문지
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• 제19권3호
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• pp.529-536
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• 2015

최근 개인정보보호법의 시행으로 개인 정보를 암호화하여 저장하는 메커니즘이 보안 시스템에 적용되고 있다. 개인 정보에 대한 암 복호화 메커니즘을 적용할 경우 초기에 기 저장되어 있는 대용량의 개인 정보를 암호화해야 한다. 이때 서버의 자원 부족이 발생할 수 있다. 또한 많은 시간이 소요된다. 본 논문에서는 위와 같은 문제점을 해결하고자 저 사양 다중 장비를 사용하여 대량의 개인 정보를 분산 병렬처리로 암호화하는 방법을 제안하고 테스트 환경을 구축하여 성능을 측정하였다. 그리고 고 사양 장비의 성능과 비교하였다. 측정 결과 장비를 3대로 확장하여 분산 병렬처리를 수행하는 경우 약 128% 이상, 5대로 확장하였을 경우 158% 이상 성능이 향상되는 것을 확인할 수 있었다.

• Journal of Information Processing Systems
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• 제8권1호
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• pp.159-174
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• 2012

This paper presents a study on a high-performance design for a block cipher algorithm implemented on modern many-core graphics processing units (GPUs). The recent emergence of VLSI technology makes it feasible to fabricate multiple processing cores on a single chip and enables general-purpose computation on a GPU (GPGPU). The GPU strategy offers significant performance improvements for all-purpose computation and can be used to support a broad variety of applications, including cryptography. We have proposed an efficient implementation of the encryption/decryption operations of a block cipher algorithm, SEED, on off-the-shelf NVIDIA many-core graphics processors. In a thorough experiment, we achieved high performance that is capable of supporting a high network speed of up to 9.5 Gbps on an NVIDIA GTX285 system (which has 240 processing cores). Our implementation provides up to 4.75 times higher performance in terms of encoding and decoding throughput as compared to the Intel 8-core system.

• International Journal of Computer Science & Network Security
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• 제23권5호
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• pp.179-192
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• 2023

The widespread use of Cloud Computing, Internet of Things (IoT), and social media in the Information Communication Technology (ICT) field has resulted in continuous and unavoidable cyber-attacks on users and critical infrastructures worldwide. Traditional security measures such as firewalls and encryption systems are not effective in countering these sophisticated cyber-attacks. Therefore, Intrusion Detection and Prevention Systems (IDPS) are necessary to reduce the risk to an absolute minimum. Although IDPSs can detect various types of cyber-attacks with high accuracy, their performance is limited by a high false alarm rate. This study proposes a new technique called Fuzzy Logic - Objective Risk Analysis (FLORA) that can significantly reduce false positive alarm rates and maintain a high level of security against serious cyber-attacks. The FLORA model has a high fuzzy accuracy rate of 90.11% and can predict vulnerabilities with a high level of certainty. It also has a mechanism for monitoring and recording digital forensic evidence which can be used in legal prosecution proceedings in different jurisdictions.

• 한국정보통신학회논문지
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• 제23권7호
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• pp.875-880
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• 2019

RC4 스트림 암호화는 내부 구현이 간단하고 빠르게 암호화 할 수 있는 초경량 암호화 알고리즘으로 IEEE 802.11의 WEP와 IEEE 802.11i의 TKIP 등에 널리 이용되고 있다. RC4는 IoT 등의 제한적 자원을 갖는 시스템들에도 사용되지만 성능상 제약이 있다. RC4 암호화는 S-배열과 K-배열의 초기화 및 랜덤화를 수행하는 KSA(Key Scheduling Algorithm)와 랜덤화된 S-배열을 이용하여 암호문을 생성하는 PRGA(Pseudo-Random Generation Algorithm)의 두 단계로 구성된다. 본 논문에서는 KSA에서 발생하는 초기화 지연시간을 줄이기 위해, 랜덤화 과정에 초기화를 삽입하여 함께 처리한다. KSA의 랜덤화에서 교환(swap) 작업과 PRGA의 암호문 생성은 클러스터를 이용하여 매 클록마다 두 개의 교환 및 암호문이 생성되도록 하였다. 제안된 RC4 암호화 하드웨어 구조는 초기화 지연시간이 발생하지 않으며, 랜덤화와 키 스트림 생성율에서 다른 연구들과 비교하여 약 2배에서 6배의 성능이 향상되었다.

• 정보처리학회논문지A
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• 제11A권2호
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• pp.175-180
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• 2004

DVD, MP3, AAC 등과 같은 고품질의 디지털콘텐트는 품질의 손상 없이 복제되어 인터넷을 통해 배포 가능하며, 이는 디지털콘텐트 제공자에게 커다란 경제적 손실을 주게 된다. 이에 따라 디지털콘텐트의 안전하고 효율적인 분배를 위한 연구가 필요하다. 디지털콘텐트 분배 시스템의 설계에서 가장 중요한 이슈는 사용자 편의성과 실행 속도, 보안성 문제라 할 수 있다. 본 연구는 웹 캐싱 기술과 계층구조의 암호화/복호화 기법을 사용한 웹 기반의 디지털콘텐트 분배 시스템을 설계하였다. 본 연구에서 제안한 시스템은 보안성과 실행속도, 사용자의 편의성을 향상시킨 디지털콘텐트 분배 시스템이며, 실험을 통해 성능의 우수성을 검증하였다.

• 정보보호학회논문지
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• 제12권5호
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• pp.15-25
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• 2002

본 논문에서는 AES Rijndael 블록 암호 알고리즘을 구현하는 고속 암호 프로세서를 설계하였다. 기존 Rijndael 알고리즘의 고속 동작을 제약하는 라운드 키 계산에 따른 성능 저하 문제를 제거하기 위해, 연산 라운드 구조를 수정하여 라운드 키 계산 동작을 1 라운드 이전에 온라인 방식으로 처리하는 방식을 사용하였다. 그리고 128, 192, 256 비트 키를 지원하는 모듈화된 라운드 키 생성회로를 설계하였다. 설계된 암호 프로세서는 라운드 당 1 클록을 사용하는 반복 연산 구조를 갖고 있으며, 다양한 응용 분야에 적용하기 위해 기존 ECB, CBC 모드와 함께 AES의 새로운 동작 모드로 고려되고 있는 CTR 모드를 지원한다. Verilog HDL로 모델링된 암호 프로세서는 0.25$\mu\textrm{m}$ CMOS 공정의 표준 셀 라이브러리로 합성한 결과 약 51,000개의 게이트로 구성되며, 시뮬레이션 결과 7.5ns의 최대 지연을 가지고 있어서 2.5V 전압에서 125Mhz의 동작 주파수를 갖는다. 설계된 프로세서는 키 길이가 128 비트인 ECB 모드인 경우 약 1.45Gbps의 암.복호율의 성능을 갖는다.

• 정보보호학회논문지
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• 제31권6호
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• pp.1157-1169
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• 2021

재해 복구는 자연 재해와 같은 비상 상황에 대비하여 서비스의 연속성을 보장하고, 리소스와 재정의 손실을 최소화하기 위한 정책 및 절차를 의미한다. 특히, 클라우드 서비스 제공자에 의한 재해 복구 방법은 관리의 유연성과 고가용성, 비용효율성과 같은 장점을 지닌다. 하지만, 이러한 방법은 서비스 사업자에 대한 의존성을 가지며, 개인의 데이터에 대해 사용자가 관여할 수 없는 구조적 한계를 가진다. 본 논문에서는 블록체인과 분산 스토리지를 활용하여 사용자의 데이터를 백업함으로써 서비스 제공자에 대한 의존성을 제거하고, 데이터의 기밀성을 위해 프록시 재암호화를 이용한 프로토콜을 제시한다. 제안된 방법은 이더리움과 IPFS 환경에서 구현되었으며, 백업 및 복구 운영에 필요한 성능과 비용을 제시한다.

• 정보보호학회논문지
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• 제11권1호
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• pp.13-23
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• 2001

본 논문에서는 우리 나라 128 비트 블록 암호 알고리즘 표준인 SEED를 하드웨어로 구현하였다. 먼저 하드웨어 구 현 측면에서 SEED를 같은 비밀키 블록 암호 알고리즘으로 AES 최종 후보 알고리즘인 MARS, RC6, RIJNDAEL, SERPENT, TWOFISH와 비교 분석하였다. 동일한 조건하에서 분석한 결과, SEED는 MARS, RC6, TWOFISH보다는 암호 화 속도가 빨랐지만, 가장 빠른 RIJNDAEL보다는 약 5배정도 느렸다. 이에 속도 측면에서 우수한 성능을 가질 수 있는 고속 SEED 구조를 제안한다. SEED는 동일한 연산을 16번 반복 수행하므로 1라운드를 Jl 함수 블록, J2 함수 블록, key mixing 블록을 포함한 J3 함수 블록의 3단계로 나누고, 이를 파이프라인 시켜 더 빠른 처리 속도를 가지도록 하였다. G 함수는 구현의 효율성을 위해 4개의 확장된 4바이트 SS5-box 들의 xor로 처리하였다. 이를 Verilog HDL을 사용하여 ALTERA FPGA로 검증하였으며, 0.5um 삼성 스탠다드 셀 라이 브러리를 사용할 경우 파이프라인이 가능한 ECB 모드의 암호화와 ECB, CBC, CFB 모드의 복호화 시에는 384비트의 평문을 암복호화하는데 총 50클럭이 소요되어 97.1MHz의 클럭에서 745.6Mbps의 성능을 나타내었다. 파이프라인이 불 가능한 CBC, OFB, CFB 모드의 암호화와 OFB 모드의 복호화 시에는 동일 환경에서 258.9Mbps의 성능을 보였다.