• 전자공학회논문지
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• 제50권1호
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• pp.157-165
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• 2013

본 논문에서는 리프팅 기반 일차원 (9,7) 이산 웨이블렛 변환(Discrete Wavelet Transform, DWT) 필터에 대한 효율적인 디지트 시리얼 VLSI 구조를 제안하였다. 제안한 구조는 연산을 디지트 단위로 처리하여 하드웨어 자원 소모량을 줄이고 승산기를 단순한 쉬프트와 덧셈 연산으로 대체하여 하드웨어를 최소화하였다. 적절한 데이터 비트할당을 위하여 PSNR을 분석하였고 이에 따라 입 출력 및 내부 데이터에 대한 비트를 정하였다. recursive folding 방식의 스케줄링을 적용할 때에 피드백에 의한 데이터 레이턴시로 인한 성능저하가 되지 않도록 설계하였다. 제안된 구조는 디지트 시리얼 구조를 통해 적은 하드웨어 자원을 사용하면서 100% 하드웨어 효율을 유지할 수 있도록 설계함으로써 하드웨어 비용과 성능을 동시에 고려하였다. 제안된 구조는 VerilogHDL로 모델링 하여 검증하였고 Synopsys사의 Design Compiler로 동부하이텍 0.18um 표준 셀 라이브러리를 사용하여 합성하였으며 2 input NAND 게이트 기준 3,770개의 게이트 수와 최대 동작주파수 330MHz의 결과를 얻었다.

• 한국정보통신학회논문지
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• 제6권2호
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• pp.323-329
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• 2002

N-비트$\times$N-비트 2의 보수 승산에서 승산결과 2N-비트만을 출력하는 절사형 Booth 승산기의 절사오차 최소화를 위한 효율적인 오차보상 방법을 제안하였다. 제안된 방법을 적용하여 작은 칩 면적과 저전력 특성을 갖는 절사형 승산기를 설계하고 면적, 절사오차 등을 기존의 방식과 비교하였다. 제안된 절사형 Booth 승산기는 승산결과의 하위 N-비트를 계산하는 회로를 생략하므로, 절사되지 않은 일반 승산기에 비해 게이트 수가 약 35% 정도 감소한다. 본 논문에서 설계된 절사형 Booth 승산기는 기존의 고정 오차보상 방법을 적용한 경우에 비해 평균오차를 약 60% 정도 줄일 수 있다. 제안된 방법을 적용하여 16-비트$\times$16-비트 절사형 승산기를 0.35-$\mu\textrm{m}$ CMOS 공정을 이용하여 full-custom 방식으로 설계하였다. 약 3.000개의 트랜지스터로 구성되는 승산기 코어는 330-$\mu\textrm{m}$$\times$262-$\mu\textrm{m}$의 면적을 가지며, 3.3-V 전원전압에서 200-MHz로 동작 가능하며 약 20-㎽의 전력소모 특성을 갖는다.

• 한국통신학회논문지
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• 제29권5C호
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• pp.726-736
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• 2004

본 논문에서는 타원곡선 암호 시스템을 위한 스칼라 곱셈기를 유한체 GF(2$^{l63}$)상에서 구현하였다. 스칼라 곱셈기는 stand basis를 기반으로 비트-시리얼 곱셈기와 나눗셈기로 구성되어 있으며 이 가운데 가장 많은 시간을 필요로 하는 나눗셈의 효율적인 연산을 위해 확장 유클리드 알고리즘 기반의 새로운 나눗셈 알고리즘을 제안하였다. 기존의 나눗셈기들이 가변적인 데이터 종속성으로 인해 제어 모듈이 복잡해지며 처리 속도가 느린 것에 비해 새로이 제안하는 나눗셈 알고리즘은 입력신호의 크기에 독접 적인 2-bit의 제어 신호만을 필요로 하기 때문에 기존의 나눗셈기에 비하여 하드웨어 사이즈 및 처리 속도면에서 유리하다. 또한 제안하는 나눗셈기의 연산 모듈은 규칙적인 구조를 가지고 있어 입력 신호의 크기에 따라 확장이 용이하다. 새로운 스칼라 곱셈기는 삼성전자 0.18 um CMOS 공정으로 합성하였을 경우 60,000게이트의 하드웨어 사이즈를 가지며 최대 250MHz까지 동작이 가능하다. 이 때 데이터 처리속도는 148kbps로 163-bit 프레임당 1.1㎳ 걸린다. 이러한 성능은 디지털 서명, 암호화 및 복호화 그리고 키 교환 등에 효율적으로 사용될 수 있을 것으로 여겨진다.다.

• Journal of Plant Biotechnology
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• 제35권1호
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• pp.47-53
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• 2008

겨우살이의 캘러스 형성 및 종자 발아 와 haustorium 발달에 요구되는 환경요인 및 생장조절제의 영향을 조사하였다. 아울러 종자의 인위부착을 통한 식물체 재생 체계를 확립하였다. 겨우살이 조직관찰 결과 종자에는 1개 또는 2개의 막대모양의 접합자배가 존재하며 종자의 외부에 위치한 유근 부위에 주로 세포분열이 왕성한 세포층이 존재하며 반대로 자엽은 종자 내부에 위치하며 상대적으로 분열능을 가진 세포수가 감소하였다. 겨우살이 종자 발아 와 haustorium 발달에 요구되는 여러 요인 중에서 광의 요구도가 절대적이었다. 본 실험에 조사된 다른 배양 환경요인 및 생장조절제들은 광의 효과를 대체하지 못하였으며 ethylene의 경우 발아촉진 효과가 3배 이상 증가함을 알 수 있었다. 여러 조직 중에서 오로지 겨우살이 화아로부터 캘러스 형성이 가능하였으며 캘러스 형성빈도는 $0.1\;mgl^{-1}$ IAA가 첨가된 B5 배지에 배양 시 27.3%로 가장 높았다. 본 연구에서 확립된 겨우살이 캘러스 배양 및 종자 인위 부착을 통한 식물체 재생체계는 겨우살이의 유용물질 생산 연구 및 대량증식 연구분야에 활용이 가능할 것으로 기대된다.

• 방송공학회논문지
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• 제4권2호
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• pp.144-154
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• 1999

이진수열은 간단하고 곱셈기가 필요 없이 생성될 수 있는 직교 수열이다. 이 논문은 곱셈기 작동이 없는 선택적인 주파수 영상처리를 위하여 비 반복적인 다차원 필터를 도입하였다. 주파수 응답은 저역, 대역, 고역의 여파를 제공하여 준 가우시안 형태를 가진 협대역이 된다. 이런 필터들의 효과적인 구현을 위한 소프트웨어와 하드웨어의 알고리즘을 제안하였다. 또한 이진수의 QMF(Quadurature Mirror Filter: QMF)는 좋은 대역 압축을 가진 최대한의 편평한 제곱 특성의 완전 회복의 Paraunitary 필터가 됨을 보이고 웨이브렛 변환으로 확장하였다. 웨이브렛 변환은 원래의 영상을 피라미드 구조를 사용하여 다른 스케일로 분할한다. 이 분할은 수직과 수평으로 수행되어 영상을 기술하는데 필요한 픽셀의 수를 일정하게 유지시켜 준다. 효과적인 완전회복의 이진수 QMF-웨이브렛 신호의 분석구조를 제안하였다. 이 기술은 매우 좋은 주파수 응답과 대역분할을 해부는 필터 해법을 제공해준다. 이 제안한 이산 수열의 QMF-필터의 구조는 효과적이고 VLSI 구현에 간단하고 다해상도 신호 분할과 코딩의 응용들에 적합함을 보였다.

• Journal of Plant Biotechnology
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• 제30권1호
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• pp.59-63
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• 2003

본 실험은 경정에서 다아체 형성을 통하여 Zantedeschia의 기내 대량번식 체계를 확립하기 위하여 실시하였다. Z. 'Best Gold'의 경정에서 다아체 형성률은 BA 2.0∼5.0 mg/L 및 TDZ 0.1∼l.0mg/L가 첨가된 배지에서 63% 이상으로 높았으며, BA 2.0 mg/L가 첨가된 배지에서는 75%로 가장 높았다. BA와 NAA의 혼용첨가는 BA 단용첨가배지와 비교하여 Z. 'Best Gold'의 신초경정에서 다아체의 형성 및 신초분화를 촉진하지 않았다. Z. 'Best Gold'의 형성된 다아체 절편체 (0.7∼1.0 cm)에서 다아체의 증식은 BA 2.0mg/L를 첨가한 배지가 효과적이었다. 형성된 다아체 절편체 (0.7∼l.0 cm)에서 신초의 생육 및 발근은 IBA 1.0∼2.0 mg/L가 첨가된 배지가 적합하였다. Z. 'Childsiana'는 TDZ 0.5 mg/L가 첨가된 배지에서, Z. 'Golden Affair'는 BA 3.0 mg/L 첨가배지가, Z. 'Pacific Pink'는 BA 5.0∼10.0 mg/L가 첨가된 배지에서 신초증식이 양호하였다.

• 대한전자공학회논문지
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• 제25권9호
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• pp.1115-1124
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• 1988

A two-dimensional systolic array for fast Fourier transform, which has a regular and recursive VLSI architecture is presented. The array is constructed with identical processing elements (PE) in mesh type, and due to its modularity, it can be expanded to an arbitrary size. A processing element consists of two data routing units, a butterfly arithmetic unit and a simple control unit. The array computes FFT through three procedures` I/O pipelining, data shuffling and butterfly arithmetic. By utilizing parallelism, pipelining and local communication geometry during data movement, the two-dimensional systolic array eliminates global and irregular commutation problems, which have been a limiting factor in VLSI implementation of FFT processor. The systolic array executes a half butterfly arithmetic based on a distributed arithmetic that can carry out multiplication with only adders. Also, the systolic array provides 100% PE activity, i.e., none of the PEs are idle at any time. A chip for half butterfly arithmetic, which consists of two BLC adders and registers, has been fabricated using a 3-um single metal P-well CMOS technology. With the half butterfly arithmetic execution time of about 500 ns which has been obtained b critical path delay simulation, totla FFT execution time for 1024 points is estimated about 16.6 us at clock frequency of 20MHz. A one-PE chip expnsible to anly size of array is being fabricated using a 2-um, double metal, P-well CMOS process. The chip was layouted using standard cell library and macrocell of BLC adder with the aid of auto-routing software. It consists of around 6000 transistors and 68 I/O pads on 3.4x2.8mm\ulcornerarea. A built-i self-testing circuit, BILBO (Built-In Logic Block Observation), was employed at the expense of 3% hardware overhead.

• 정보처리학회논문지C
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• 제15C권2호
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• pp.133-140
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• 2008

본 논문에서는 $GF(2^{163})$타원곡선 암호 프로세서를 제안한다. 제안한 암호 프로세서는 타원곡선 정수 곱셈을 위해 수정된 Loez-Dahab Montgomery 알고리즘을 채택하고, $GF(2^{163})$상의 산술 연산을 위해 가우시안 정규 기저(Gaussian Normal Basis: GNB)를 이용한다. 높은 처리율을 위해 Lopez-Dahab 방식에 기반한 규칙적인 주소화 방식의 병렬 타원곡선 좌표 덧셈 및 배 연산 알고리즘을 유도하고 $GF(2^{163})$상의 연산을 수행하는 두 개의 워드-레벨 산술 연산기(Arithmetic Unit: AU)를 설계한다. 제안된 타원곡선 암호 프로세서는 Xilinx사의 XC4VLX80 FPGA 디바이스에 구현되었으며, 24,263개의 슬라이스를 사용하고 최대 동작주파수는 143MHz이다. 제안된 구조를 Shu 등의 하드웨어 구현과 비교했을 때 하드웨어 복잡도는 약 2배 증가 하였지만 4.8배의 속도 향상을 보인다. 따라서 제안된 타원곡선 암호 프로세서는 네트워크 프로세서와 웹 서버등과 같은 높은 처리율을 요구하는 타원곡선 암호시스템에 적합하다.

• 한국정보통신학회논문지
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• 제13권10호
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• pp.2052-2058
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• 2009

디지털 시스템의 동작주파수가 증가하고 전압스윙폭이 감소함에 따라 PCB보드의 정확하고 빠른 해석이 중요하게 되었다. 단위 기둥 행열의 다중곱을 이용하는 전송선로 행열을 이용한 방법은 PCB보드 해석에 있어서 가장 빠른 방법이다. 본 논문에서 PCB보드 임피던스를 계산하는 새로운 방법이 제안되었다. 우선, 이 방법에서 PCB의 단위기둥에 대한 전송선로행열의 고유치와 고유벡터가 계산되고, 단위기둥에 대한 전송선로 행열은 행열요소의 곱셈횟수를 줄이기 위해 행열유사변환을 통해 변환된다. 이러한 유사변환을 방법은 기존방법에 비해 계산시간을 대폭 줄여 줄 수 있다. 제안된 방법은 가로 1.3인치 세로 1.9인치의 PCB기판에 적용되었고, 10배 정도의 계산시간저감 효과를 보였다. 제안된 방법은 보드임피던스의 반복적인 계산을 필요로 하는 PCB설계에 응용될 수 있다.

• 한국통신학회논문지
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• 제29권10C호
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• pp.1484-1489
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• 2004

비디오 프레임의 크기를 축소하거나 확대할 때, 응용에 따라서는 입력 및 출력이 8${\times}$8 블록 DCT 계수들로 구성되도록 할 필요가 있다. 선형 변환이고 유니터리(unitary) 변환의 일종인 DCT에는 행렬 곱셈에 대한 분배 법칙이 성립한다. 이러한 사실을 이용하여 두가드, 묵허지, 박 등은DCT 영역에서 비디오 프레임들의 크기를 축소하는 방법들을 제안하였다. 이러한 방식으로 영상을 축소 후 확대하면 원 영상의 저 주파수 DCT 계수들이 잘 보존된다. 즉, 원 상(축소되기 전의 영상)과 예측된 영상(축소 후 확대된 영상)의 차이를 부호화 해야 되는 경우 부호화 효율이 매우 높아진다. 이러한 것은 스케일러빌러터를 이용한 비디오 부호화에 바람직한 사실이다. 본 논문에서는 이전의 방식들의 연장선 상에서 가로 세로 각각 2:1로 축소하고 다시 2:1로 확대할 때 DCT 블록의 크기를 다양이 하였다. 실험에 의하면 DCT 블록 크기를 크게 할수록 PSNR 값이 커짐을 알 수 있었다. 그러나, 계산상의 복잡도 역시 커질 것으로 예상된다. 본 논문의 실험 결과는 압축 영역 영상 축소 및 확대를 위한 고속 알고리즘 개발에 중요한 데이터가 될 것으로 생각한다.