• 대한전자공학회논문지SD
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• 제47권1호
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• pp.60-68
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• 2010

청신경의 이상으로 발생하는 감각신경성 난청의 경우, 달팽이관이나 청각신경에 전극을 이식하여 전기자극을 가함으로써 청지각을 살릴 수 있다. 이를 위해 우선적으로, 각 청각신경들이 담당하여 인지할 수 있는 소리의 주파수 분포를 표시한 음계소지도를 파악해야 한다. 본 논문에서는 청각신경신호 검출 장치용 다중채널 아나로그 프론트엔드 회로를 제안한다. 제안된 아나로그 프론트엔드의 각 채널은 AC 커플링 회로, 저 전력 4차 Gm-C LPF와 단일 기울기 ADC로 이루어진다. AC 커플링 회로는 청각신호의 불확실한 DC 전압 레벨을 제거하고 AC 신호만 전달한다. Gm-C LPF는 청각신호의 대역폭을 고려하여 설계 되었으며, 플로팅-게이트 기법이 적용된 OTA를 사용하였다. 채널별 ADC를 구현하기 위해서, 최소의 면적으로 구현할 수 있는 단일 기울기 ADC 구조를 사용하였다. 측정 결과, AC 커플링 회로와 4차 Gm-C LPF는 100 Hz - 6.95 kHz의 대역폭을 가지며, 단일 기울기 ADC는 7.7 비트의 유효 해상도를 가진다. 그리고, 채널 당 $12\;{\mu}W$의 전력이 소모 되었다. 전원 전압은 3.0 V가 공급되었고, 코어는 $2.6\;mm\;{\times}\;3.7\;mm$의 실리콘 면적을 차지한다. 제안된 아나로그 프론트엔드는 1-poly 4-metal $0.35-{\mu}m$ CMOS 공정에서 제작 되었다.

• 전자공학회논문지C
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• 제35C권11호
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• pp.31-38
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• 1998

본 논문에서는 C 언어로 코딩된 32 비트 부동소수점 DSP(Digital Signal Processor)의 CBS(Cycle Base Simulator)의 설계에 관한 내용을 다룬다. 개발된 CBS는 TMS320C30과 호환되는 DSP 설계를 위한 것으로 VHDL로 게이트 레벨 설계에 앞서 DSP의 구조, 기능블록의 동작, 제어신호 등을 확정하는 데 사용된다. CBS는 상용 시뮬레이터에서는 제공되지 않는 각 파이프라인 스텝에서의 제어신호, 주요 기능 기능블록의 값, 버스 및 레지스터의 값을 알려주므로 게이트 레벨 설계시 중요한 레퍼런스가 된다. 이러한 주 기능 외에 CBS의 효율적인 수행과 결과 확인을 위하여 여러 가지 인터페이스 기능이 추가되었다. CBS의 동작의 검증은 여러 알고리즘에 대하여 상용 시뮬레이터의 결과 비교를 통하여 이루어졌으며, 전체 DSP의 시뮬레이션 속도는 VHDL을 통한 로직 시뮬레이션보다 수십 배가 빠른 것을 확인하였다. 본 연구에서 만든 CBS는 특정 DSP를 위한 것이지만 그 개념은 다른 VLSI 설계에 응용될 수 있을 것이다.

• 한국전기전자재료학회논문지
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• 제13권11호
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• pp.914-920
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• 2000

When the charge-trap type SONOS(polysilicon-oxide-nitride-oxide-semiconductor) cells are used to flash memory, the tunneling program/erase condition to minimize the generation of interface traps was investigated. SONOSFET NVSM(Nonvolatile Semiconductor Memory) cells were fabricated using 0.35 ㎛ standard memory cell embedded logic process including the ONO cell process, based on retrograde twin-well, single-poly, single metal CMOS(Complementary Metal Oxide Semiconductor) process. The thickness of ONO triple-dielectric for the memory cell is tunnel oxide of 24 $\AA$, nitride of 74 $\AA$, blocking oxide of 25 $\AA$, respectively. The program mode(V$\_$g/=7, 8, 9 V, V$\_$s/=V$\_$d/=-3 V, V$\_$b/=floating) and the erase mode(V$\_$g/=-4, -5, -6 V, V$\_$s/=V$\_$d/=floating, V$\_$b/=3 V) by MFN(Modified Fowler-Nordheim) tunneling were used. The proposed programming condition for the flash memory of SONOSFET NVSM cells showed less degradation(ΔV$\_$th/, S, G$\_$m/) characteristics than channel MFN tunneling operation. Also, the program inhibit conditins of unselected cell for separated source lines NOR-type flash memory application were investigated. we demonstrated that the phenomenon of the program disturb did not occur at source/drain voltage of 1 V∼12 V and gate voltage of -8 V∼4 V.

• 한국정보통신학회논문지
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• 제10권5호
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• pp.857-864
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• 2006

본 논문은 휴대형 3D그래픽 가속기를 위한 벡터 처리기, 누승기, 제산기 및 제곱근기 회로 설계에 관하여 기술한다. 설계된 연산기는 부동소수점 대신 OpenGL/ES에서 권장하는 16.16 고정 소수점 방식을 사용하여 모바일 환경에서 저전력/저면적으로 동작하도록 하였다. 벡터 처리기는 RB 수체계 기반으로 설계되었으며 일반적인 4개의 승산기와 3개의 가산기로 구현한 방식에 비해 30%의 동작성능이 향상됐고, 10%의 면적 감소를 이루었다. 누승기, 제산기 및 제곱근기는 로그 수체계 기반으로 설계되었으며 이진수-로그 변환 시 룩업 테이블을 사용하지 않고 6-영역의 근사화 방법을 이용한 조합회로로 구현하였다. 누승기, 제산기 및 제곱근기는 일반적인 룩업 테이블로 구현한 방식과 비교하여 면적이 대폭 감소되었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.254-254
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• 2011

The memories with nano-particles are very attractive because they are promising candidates for low operating voltage, long retention time and fast program/erase speed. In recent, various nano-floating gate memories with metal-oxide nanocrystals embedded in organic and inorganic layers have been reported. Because of the carrier generation in semiconductor, induced photon pulse enhanced the program/erase speed of memory device. We studied photo-induced electrical properties of these metal-oxide nanocrystal memory devices. At first, 2~10-nm-thick Sn and In metals were deposited by using thermal evaporation onto Si wafer including a channel with $n^+$ poly-Si source/drain in which the length and width are 10 ${\mu}m$ each. Then, a poly-amic-acid (PAA) was spin coated on the deposited Sn film. The PAA precursor used in this study was prepared by dissolving biphenyl-tetracarboxylic dianhydride-phenylene diamine (BPDA-PDA) commercial polyamic acid in N-methyl-2-pyrrolidon (NMP). Then the samples were cured at 400$^{\circ}C$ for 1 hour in N atmosphere after drying at 135$^{\circ}C$ for 30 min through rapid thermal annealing. The deposition of aluminum layer with thickness of 200 nm was followed by using a thermal evaporator, and then the gate electrode was defined by photolithography and etching. The electrical properties were measured at room temperature using an HP4156a precision semiconductor parameter analyzer and an Agilent 81101A pulse generator. Also, the optical pulse for the study on photo-induced electrical properties was applied by Xeon lamp light source and a monochromator system.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 추계학술대회 논문집 Vol.15
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• pp.35-38
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• 2002

In this paper, the characteristics of channel hot electron (CHE) injection for the write operation in a NOR-type SONOS flash memory with common source line were investigated. The thicknesses of he tunnel oxide, the memory nitride， and the blocking oxide layers for the gate insulator of the fabricated SONOS devices were $34{\AA}$, $73{\AA}$, and $34{\AA}$, respectively. The SONOS devices compared to floating gate devices have many advantages, which are a simpler cell structure, compatibility with conventional logic CMOS process and a superior scalability. For these reasons, the introduction of SONOS device has stimulated. In the conventional SONOS devices, Modified Folwer-Nordheim (MFN) tunneling and CHE injection for writing require high voltages, which are typically in the range of 9 V to 15 V. However CHE injection in our devices was achieved with the single power supply of 5 V. To demonstrate CHE injection, substrate current (Isub) and one-shot programming curve were investigated. The memory window of about 3.2 V and the write speed of $100{\mu}s$ were obtained. Also, the disturbance and drain turn-on leakage during CHE injection were not affected in the SONOS array. These results show that CHE injection can be achieved with a low voltage and single power supply, and applied for the high speed program of the SONOS memory devices.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.951-954
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• 2005

본 논문은 BLCD 모터를 사용하여 복합연막탄 선회구동 장치를 정밀 제어하는 시스템 설계 및 알고리즘 개발을 그 목적으로 하고 있다. 복합연막탄은 적위협의 시계를 가리는 역할을 하므로 매우 짧은 시간 내에 적 위협을 감지하고 그에 대응해야 하므로 빠른 응답성을 갖도록 설계 되어야 한다. 따라서 300Hz ${\sim}$ 500Hz의 빠른 전류 응답성을 가지는 전류 제어기를 설계하였으며 기존에 많이 사용되던 공간벡터 PWM을 사용하지 않고 MIX-MAX PWM 방식을 사용하여 연산속도를 향상 시켰다. 연막탄이 정확히 발사되기 위한 정밀 위치제어기를 제안하였으며 PC기반의 모니터링 프로그램을 통해 전류, 전압, 위치, 속도 등의 파라메터를 그래프로 확인 가능하도록 구현하였다. 부동소숫점 방식의 고속 DSP인 TMS320VC33을 사용하여 제어기를 구성 하였으며 PWM발생부는 CPLD인 EPM7128을 사용하여 구현 하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 학술대회지
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• pp.482-485
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• 2004

We fabricated a hybrid bulk/fully depleted silicon on insulator (FDSOI) complementary metal oxide semiconductor (CMOS) active pixel image sensor. The active pixel is comprised of reset and source follower transistors on the SOI seed wafer, while the pinned photodiode and readout gate and floating diffusion are fabricated on the SOI handle wafer after the removal of the buried oxide. The source of dark current is eliminated by hybrid bulk/FDSOI pixel structure between localized oxidation of silicon (LOCOS) and photodiode(PD). By using the low noise hybrid pixel structure, dark currents qm be suppressed significantly. The pinned photodiode can also be optimized for quantum efficiency and reduce the noise of dark current. The spectral response of the pinned photodiode on the SOI handle wafer is very flat between 400 nm and 700 nm and the dark current that is higher than desired is about 10 nA/cm2 at a $V_{DD}$ of 2 V.

• 대한전자공학회논문지SD
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• 제38권5호
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• pp.367-373
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• 2001

8개의 N과 P채널 EEPROM을 이용하여 A/D 변환기를 설계하였다. 프로그래밍 모드에서 EEPROM의 선형적 저장능력을 관찰하기 위해 MOSIS의 1.2㎛ double-poly CMOS 공정을 이용하여 셀이 제작되었다. 그 결과 1.25V와 2V구간에서 10㎷ 미만의 오차 내에서 셀이 선형적으로 프로그램 되는 것을 보았다. 이러한 실험 결과를 이용하여 프로그램 가능한 A/D 변환기의 동작이 Hspice에서 시뮤레이션 되었으며, 그 결과 A/D 변환기가 37㎼의 전력을 소모하고 동작주파수는 333㎒ 정도인 것으로 관찰되었다.

• 전기학회논문지
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• 제59권6호
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• pp.1095-1102
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• 2010

This paper presents an equalizer reducing CCI(cell-to-cell interference) in MLC NAND flash memory. High growth of the flash memory market has been driven by two combined technological efforts that are an aggressive scaling technique which doubles the memory density every year and the introduction of MLC(multi level cell) technology. Therefore, the CCI is a critical factor which affects occurring data errors in cells. We introduced an equation of CCI model and designed an equalizer reducing CCI based on the proposed equation. In the model, we have been considered the floating gate capacitance coupling effect, the direct field effect, and programming methods of the MLC NAND flash memory. Also we design and verify the proposed equalizer using Matlab. As the simulation result, the error correction ratio of the equalizer shows about 20% under 20nm NAND process where the memory channel model has serious CCI.