• 대한전기학회논문지
• /
• 제40권4호
• /
• pp.331-341
• /
• 1991

The discrete cosine transform (DCT) is widely used in many signal processing areas, including image and speech data compression. In this paper, we investigate a fixed-point error analysis for fast DCT algorithms, namely, Lee [6], Hou [7] and Vetterli [8]. A statistical model for fixed-point error is analyzed to predict the output noise due to the fixed-point implementation. This paper deals with two's complement fixed-point data representation with truncation and rounding. For a comparison purpose, we also investigate the direct form DCT algorithm. We also propose a suitable scaling model for the fixed-point implementation to avoid an overflow occurring in the addition operation. Computer simulation results reveal that there is a close agreement between the theoretical and the experimental results. The result shows that Vetterli's algorithm is better than the other algorithms in terms of SNR.

• 전자공학회논문지C
• /
• 제34C권9호
• /
• pp.33-42
• /
• 1997

Fixed-point optimization utility software that can aid scaling and wordlength determination of digital signal processign algorithms written in C or C$\^$++/ language is developed. This utility consists of two programs: the range estimator and the fixed-point simulator. The former estimates the ranges of floating-point variables for automatic scaling purpose, and the latter translates floating-point programs into fixed-point equivalents for evaluating te fixed-point performance by simulation. By exploiting the operator overloading characteristics of C$\^$++/ language, the range estimation and the fixed-point simulation can be conducted just by modifying the variable declaration of the original program. This utility is easily applicable to nearly all types of digital signal processing programs including non-linear, time-varying, multi-rate, and multi-dimensional signal processing algorithms. In addition, this software can be used for comparing the fixed-point characteristics of different implementation architectures.

• 한국통신학회논문지
• /
• 제31권6A호
• /
• pp.593-602
• /
• 2006

본 논문에서는 IEEE 802.16e에 기반한 OFDMA TDD 시스템 하향 링크 트래픽 채널의 fixed-point 구현을 위해 Floating-point 모델로부터 성능 열화와 하드웨어 복잡도를 최소화 할 수 있도록 적절한 비트 사이즈를 결정하는 방법론에 대하여 기술한다. Fixed-point 구현에 있어서 여러 가지 고려 사항 중 하나는 비트 사이즈를 절사하는 방법에 따른 Saturation과 Quantization의 선택이며, 반드시 주의해야 할 점은 신호의 분포를 정확히 파악한 후 신호의 분포에 맞도록 Saturation과 Quantization 중 하나의 비트 절사방법을 적절히 적용시켜야 한다는 점이다. 또한, 시행착오를 거치면서 여러 비트 사이즈에 대하여 모의 실험을 수행하여야만 성능 열화를 최소화 하면서 원하는 비트 사이즈를 얻을 수 있다. 본 논문에서는 수신단의 트래픽 채널에 최적화된 비트 사이즈를 결정하기 위하여 AWGN 및 ITU-R M.1225의 Veh-A 채널 환경에서 컴퓨터 모의 실험을 수행한다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2006년도 하계종합학술대회
• /
• pp.257-258
• /
• 2006

In this paper, we address several issues in the real time implementation of MPEG-1 Layer II decoder on a fixed-point digital signal processor (DSP), especially TMS320C6416. There is a trade-off between processing speed and the size of program/data memory for the optimal implementation. In a view of the speed optimization, we first convert the floating point operations into fixed point ones with little degradation in audio quality, and then the look-up tables used for the inverse quantization of the audio codec are forced to be located into the internal memory of the DSP. And then, window functions and filter coefficients in the decoder are precalculated and stored as constant, which makes the decoder faster even larger memory size is required. It is shown from the real-time experiments that the fixed-point implementation enables us to make the decoder with a sampling rate of 48 kHz operate with 3 times faster than real-time on TMS320C6416 at a clock rate of 600 MHz.

• 한국통신학회논문지
• /
• 제33권3C호
• /
• pp.240-246
• /
• 2008

An MPEG-2/4 AAC decoder on 16-bit fixed-point processor is presented in this paper. To meet audio quality criteria, despite small word length, special design methods for 16-bit foxed-point AAC decoder were devised. This paper presents particular algorithms for 16-bit AAC decoding. We have implemented an efficient AAC decoder using the proposed algorithms. Audio contents can be replayed in the decoder without quality degradation.

• 음성과학
• /
• 제10권2호
• /
• pp.65-75
• /
• 2003

This paper describes the issues associated with the real-time implementation of G.723.1A dual-rate speech coder on a TMS320VC5402 DSP. Firstly, the main features of the G.723.1A speech coder and the procedure involved in the implementation using assembly and C languages are discussed. Various real-time implementation issues such as memory/MIPS tradeoffs are also presented. For fixed-point implementation, we converted the ITU-T fixed-point ANSI C code into TMS320VC5402 code in the bit-exact way through verification using the test vectors. Finally, as the result of implementation, we present the MIPS and memory requirement for the real-time operation.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1999년도 추계종합학술대회 논문집
• /
• pp.651-654
• /
• 1999

This paper investigates the varying characteristics of the performance degradation resulting from the different combination of wordlength in fixed-point implementation of recursive sinusoidal transform. The performance degradation is analytically derived in the form of noise-to-signal power ratio. The best wordlength combination is shown to be the equal length distribution of the given number of bits between the transform coefficients and the data. The analysis results are also verified through the computer simulations.

• 한국정보통신학회논문지
• /
• 제9권6호
• /
• pp.1195-1201
• /
• 2005

본 논문에서는 무선통신 시스템 적용을 위한 G.729 음성부호화기와 길쌈부호화기(R=1/2, K=9) 비터비 복호기를 하나의 고정 소수점 DSP칩을 이용하여 실시간 구현하였다. 프로그램 구현은 고정 소수점 C 프로그램을 연산결과의 기준으로 활용하였으며, 복잡도의 최적화를 위하여 어셈블 언어로 설계하였다. 최적화 과정을 통하여 구현한 결과는 연산량 측면에서 음성부호화기 24MIPS, 채널부호화기 9MIPS, 프로그램 크기 측면에서 음성 24K words, 채널 4K words가 소요되었으며, 연산의 검증은 테스트 벡터를 이용하여 Bit exact 방법에 의하여 검증하였다. 본 논문의 결과는 기존의 음성/채널 부호화기의 개별적인 칩을 이용한 구현 방법에 비하여 구현의 용이성 및 구현 비용 측면에서 성능 개선이 가능할 것으로 판단된다.

• 전기전자학회논문지
• /
• 제22권3호
• /
• pp.805-809
• /
• 2018

본 연구에서는 이진 가중치 신경망(BWN)을 부동소수점 데이터를 사용하여 학습시킨 후에, 학습된 파라미터와 주요연산을 고정소수점으로 근사화시키는 과정에서 정확도의 변화를 분석하였다. 신경망을 이루고 있는 각 계층의 입력 데이터와 컨볼루션 연산의 계산에 고정소수점 수를 사용했으며, 이때 고정소수점 수의 전체 bit 수와 소수점 이하 bit 수에 변화를 주면서 정확도 변화를 관찰하였다. 각 계층의 입력 값과 중간 계산값의 정수 부분의 손실이 발생하지 않으면 고정소수점 연산을 사용해도 부동소수점 연산에 비해 큰 정확도 감소가 없었다. 그리고 오버플로가 발생하는 경우에 고정소수점 수의 최대 또는 최소값으로 근사시켜서 정확도 감소를 줄일 수 있었다. 이 연구결과는 FPGA 기반의 BWN 가속기를 구현할 때에 필요한 메모리와 하드웨어 요구량을 줄이는 데 사용될 수 있다.

• 제어로봇시스템학회논문지
• /
• 제13권12호
• /
• pp.1160-1166
• /
• 2007

This paper presents the design and implementation of an embedded image stabilization control system for a mobile phone with a built-in camera. Image stabilization is a family of techniques for reducing image blur resulting from minute camera shake due to hand-held shooting, thereby allowing the use of shutter speeds slower than values normally required to obtain sharp images. A mechanical image stabilizer mechanism developed for a camera mobile phone is introduced and a digital control system as a part of the image stabilization system is designed and implemented on an 8-bit microcontroller with integer arithmetic in C. This paper focuses primarily on issues that need to be taken into consideration for fixed-point implementation of the digital controller. Several experimental results are presented to demonstrate the performance of the implemented image stabilization control system.