• 제목/요약/키워드: external parasitic components

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$0.35{\mu}m$공정을 이용하여 제작된 MOSFET의 채널 변화에 따른 특성연구 (MOSFET Characteristics with Channel Variation fabricated by $0.35-{\mu}m$ Process)

  • 강정한;안민수;윤일구
    • 한국전기전자재료학회:학술대회논문집
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    • 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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    • pp.47-48
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    • 2006

  • In this paper, intrinsic n channel MOSFETs with external parasitic components are modeled. Using sensitivity analysis, effective parasitic components are tested and the optimized model is extracted. The extracted model is fitted to the measured S-parameters with different channel width. Based on this methodology, this method, external parasitic components that affect MOSFET operations can be analyzed and modeled.

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소형화와 저전력화를 위해 2M-byte on-chip SRAM과 아날로그 회로를 포함하는 SoC (SoC including 2M-byte on-chip SRAM and analog circuits for Miniaturization and low power consumption)

  • 박성훈;김주언;백준현
    • 전기전자학회논문지
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    • 제21권3호
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    • pp.260-263
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    • 2017

  • 다종의 CPU를 기반으로 ADC와 DC-DC 변환기를 포함하며 2M-byte의 SRAM이 내장된 SoC가 제안되었다. CPU 코어는 12-bit MENSA 코어, 32-bit Symmetric Multi-core 프로세서, 16-bit CDSP로 구성된다. 외부 SDRAM 메모리를 제거하기 위해 내부의 2M-byte SRAM을 설계하였으나 SRAM 블록들이 넓은 영역에 분포하여 기생 성분에 의해 속도가 저하되므로 SRAM을 작게 분할하여 레이아웃 하였다. 설계된 SoC는 55nm 공정으로 개발되었으며 속도는 200MHz이다.

  • https://doi.org/10.7471/ikeee.2017.21.3.260 인용 PDF KSCI

2차 전지 보호회로를 위한 충.방전 스위치 구조의 설계 (Design of Charging and Discharging Switch Structure for Rechargeable Battery Protection IC)

  • 김상민;조상준;채정석;김상호;박영진;손영철;김동명;김대정
    • 대한전자공학회:학술대회논문집
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    • 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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    • pp.85-88
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    • 2001

  • This paper suggests an improved switch architecture for the rechargeable battery protection IC. In the existing protection IC, charging and discharging switches composed of the CMOS transistor and the diode are external components. It is difficult to integrate the switches in a CMOS process due to the large chip-size overhead and inevitable parasitic effects. In this paper, we propose a new switch architecture of the MOSFET's 'diode connection' method. The performance and chip-size overhead are proved to be adequate for the fully integrated protection IC.

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가변 병렬 터미네이션을 가진 단일 출력 송신단 (A Single-Ended Transmitter with Variable Parallel Termination)

  • 김상훈;어지훈;장영찬
    • 한국정보통신학회:학술대회논문집
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    • 한국해양정보통신학회 2010년도 춘계학술대회
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    • pp.490-492
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    • 2010

  • Center-tapped termination을 가진 stub series-termination logic (SSTL) 채널을 지원하기 위한 전압모드 송신단을 제안한다. 제안하는 송신단은 진단 모드를 지원하고 신호보전성을 향상시키기 위해 출력레벨 조절수단을 가지며, 가변 병렬 터미네이션을 사용하여 swing level을 조절하는 동안 송신단의 출력 저항을 일정하게 유지시켜준다. 또한 제안하는 송신단의 off-chip 저항은 기생 캐패시터, 인덕터에 의한 termination의 임피던스 부정합을 줄여준다. 제안된 송신단을 검증하기 위해서 $50{\Omega}$의 출력저항을 유지하면서 8-레벨의 출력을 제공하는 전압모드 송신단을 1.5V의 70nm 1-poly 3-metal DRAM공정을 이용하여 구현하였다. 수신단 termination이 존재하지 않는 SSTL 채널에서 제안하는출력레벨 조절이 가능한 송신단을 이용함으로 1.6-Gb/s에서 54%의 jitter 감소가 측정되었다.

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