• Proceedings of the IEEK Conference
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• 2006.06a
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• pp.35-36
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• 2006

This paper presents an effective multiplier in GF($2^m$) based on programmable cellular automata (PCA) and uses a normal basis. The proposed architecture has the advantage of high regularity and a reduced latency. The proposed architecture can be used in the effectual hardware design of exponentiation, division, inversion architectures.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04a
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• pp.266-268
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• 2003

본 논문에서는 정규 기저 표현(normal bases representation)을 갖는 GF(2$^n$) 상에서의 병렬 멱승 연산에 있어서, 프로세서 수가 고정된 경우에 라운드 수를 개선하는 방안에 대하여 기술한다.

• IEMEK Journal of Embedded Systems and Applications
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• v.12 no.1
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• pp.11-18
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• 2017

Finite field arithmetic has been extensively used in error correcting codes and cryptography. Low-complexity and high-speed designs for finite field arithmetic are needed to meet the demands of wider bandwidth, better security and higher portability for personal communication device. In particular, cryptosystems in GF($2^m$) usually require computing exponentiation, division, and multiplicative inverse, which are very costly operations. These operations can be performed by computing modular AB multiplications or modular $AB^2$ multiplications. To compute these time-consuming operations, using $AB^2$ multiplications is more efficient than AB multiplications. Thus, there are needs for an efficient $AB^2$ multiplier architecture. In this paper, we propose a low latency Montgomery $AB^2$ multiplier using redundant representation over GF($2^m$). The proposed $AB^2$ multiplier has less space and time complexities compared to related multipliers. As compared to the corresponding existing structures, the proposed $AB^2$ multiplier saves at least 18% area, 50% time, and 59% area-time (AT) complexity. Accordingly, it is well suited for VLSI implementation and can be easily applied as a basic component for computing complex operations over finite field, such as exponentiation, division, and multiplicative inverse.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2017.10a
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• pp.575-577
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• 2017

In public key cryptography such as RSA, modular exponentiation is the most time-consuming operation. RSA's modular exponentiation can be computed by repeated modular multiplication. To attain high efficiency for RSA, fast modular multiplication algorithms have been proposed to speed up decryption/encryption. Montgomery multiplication is limited by the carry propagation delay from the addition of long operands. In this paper, we propose a hardware structure that reduces the area of the Montgomery multiplication implementation for lightweight applications of RSA. Experimental results showed that the new design can achieve higher performance and reduce hardware area. A frequency of 884.9MHz and 250MHz were achieved with 84K and 56K gates respectively using the 90nm technology.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1997.11a
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• pp.221-231
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• 1997

본 논문에서는 고속 멱승을 위한 모듈라 곱셈기를 시스토릭 어레이로 설계한다. Montgomery 알고리듬 및 시스토릭 어레이 구조를 분석하고 공통 피승수 곱셈 개념을 사용한 변형된 Montgomery 알고리듬에 대해 시스토릭 어레이 곱셈기를 설계한다. 제안 곱셈기는 각 처리기 내부 연산을 병렬화 할 수 있고 연산 자체도 간단화 할 수 있어 시스토릭 어레이 하드웨어 구현에 유리하며 기존의 곱셈기를 사용하는 것보다 멱승 전체의 계산을 약 0.4배내지 0.6배로 감소시킬 수 있다.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1998.12a
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• pp.137-147
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• 1998

RSA 암호 시스템에서 512비트 이상의 큰 정수 소수의 모듈라 멱승 연산이 필요하기 때문에 효율적인 암호화 및 복호화를 위해서는 모듈라 멱승 연산의 고속 처리가 필수적이다. 따라서 본 논문에서는 몫을 추정하여 모듈라 감소를 실행하고 carry-save 덧셈과 중간 곱의 크기를 제한하는 interleaved 모듈라 곱셈 및 감소 기법을 이용하여 모듈라 멱승 연산을 수행하는 고속 모듈라 멱승 연산 프로세서를 논리 자동 합성 기법을 바탕으로 하는 탑다운 선계 방식으로 VHDL을 이용하여 모델링하고 SYNOPSIS 툴을 이용하여 합성 및 검증한 후 XILINX XC4025 FPGA에 구현하여 성능을 평가 및 분석한다.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1996.11a
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• pp.151-159
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• 1996

본 논문에서는 right-to-left 형태의 멱승 연산에 적합한 고속 모듈라 감소 알고리듬을 제안하고 이를 여러 멱승 방식에 적용했을 경우의 계산 속도 및 메모리 사용효율을 기존의 방식들과 비교하였다. 분석 결과, 기존의 방식보다 고속으로 멱승을 수행할 수 있고 m-ary 방식이나 window 방식에서는 사용 메모리를 줄일 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.10a
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• pp.539-541
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• 2000

윈도우 방법과 인수분해 방법을 혼합 적용하면 멱승 연산에 사용되는 곱셈 연산의 횟수를 줄임으로써 멱승 연산을 빠르게 수행할 수 있다. 지수가 512비트일 때 윈도우의 크가 5인 윈도우 방법은 607번 정도의 곱셈 연산을 필요로 하는데 반해 윈도우와 인수분해 방법을 혼합한 방법은 599번 정도의 곱셈 연산을 필요로 한다. 이는 현실적으로 가능한 멱승 연산 중에서 가장 적은 수의 곱셈 연산을 요구하는 방법이다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.33-35
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• 2000

본 논문에서는 몽고메리 알고리즘과 LR 이진 제곱 곱셈 알고리즘을 사용하여 n 비트 메시지 블록에 대해 모듈러 지수 연산을 수행하는 지수 연산 프로세서를 설계한다. 이 프로세서는 제어장치, 입출력 시프트 레지스터, 시주 연산 장치 등 3개의 영역으로 나누어진다. 설계된 지수 연산 프로세서의 동작을 검증하기 위해 VHDL를 사용하여 모델링하고 MAX+PLUS II를 사용하여 시뮬레이션 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.701-703
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• 2000

본 논문에서는 정규 기저 표현(normal bases repersentation)을 갖는 GF(2n)상에서의 병렬 멱승 연산에 있어서 2 가지의 개선 사항을 기술한다. 첫째는,k를 윈도우 길이로 할 때 라운드가 [log k]+[log[n/k]]로 고정된 경우에 현재까지 알려진 방법보다 더 작은 수의 프로세서를 갖는 방안이다. 둘째는 점근적인(asymptotic)분석을 통하여 GF(2n)상에서의 병렬 멱승 연산이 O(n/log2n)개의 프로세서로 O(logn)라운드에 수행될 수 있음을 보인다. 이것은 m로세서 $\times$라운드의 바운드를 O(n/logn)으로 하는 것으로 이전까지 알려졌던 O(n)을 개선한 것이다.