• 청정기술
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• 제13권4호
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• pp.274-280
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• 2007

본 연구에서는 염화 제2철 수용액의 재생 공정에 주로 쓰이고 있는 철환원법을 대체하기 위한 방법으로, 액-액 용매 추출법을 사용하여 수용액 내에 잔존해 있는 중금속인 Fe와 Ni을 분리 회수하는 공정을 개발하였다. Lab 실험을 통해 우선 염화 제2철 수용액으로부터 선택적으로 염화 제2철만을 추출할 수 있는 용매조건을 개발하였고, 그 결과를 사용하여 액-액 추출공정의 상업화 추진을 위한 pilot 공정 및 장치를 개발하였다. 또한 pilot test를 통하여 추출단과 역추출단의 단수를 결정할 수 있었고, 양산 공정에 적용할 수 있는 공정 데이터를 확보하였다.

• 한국정밀공학회지
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• 제23권2호
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• pp.146-153
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• 2006

Acceleration sensors have widely been used in the various fields of industry. In recent years, micromachining accelerometers have been developed and commercialized by the micromachining technique or MEMS technique. Typical structure of such sensors consist of a cantilever beam and a vibrating mass fabricated on Si wafers using etching. This study investigates the feasibility of powder blasting technique for microfabrication of sensor structures made of the pyrex glass alternating the existing Si based acceleration sensor. First, as preliminary experiment, effect of blasting pressure, mass flow rate of abrasive and no. of nozzle scanning on erosion depth of pyrex and soda lime glass is studied. Then the optimal blasting conditions are chosen for pyrex sensor. Structure dimensions of designed glass sensor are 2.9mm and 0.7mm for the cantilever beam length and width and 1.7mm for the side of square mass. Mask material is from aluminium sheet of 0.5mm in thickness. Machining results showed that tolerance errors of basic dimensions of glass sensor ranged from 3um in minimum to 20um in maximum. This results imply the powder blasting can be applied for micromachining of glass acceleration sensors alternating the exiting Si based sensors.

• 대한의용생체공학회:의공학회지
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• 제22권2호
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• pp.145-150
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• 2001

대뇌 피질에 삽입하여 깊이에 따라 신경 신호를 기록하기 위한 탐침형 반도체 미세전극 어레이(depth-type silicon microelectrode array, 일명 SNU probe)를 제작하였다. 붕소를 확산시켜 생성된 고농도 p-type doping된 p＋ 영역을 습식식각 정지점으로 사용하는 기존의 방법과 달리 실리콘 웨이퍼의 앞면을 건식식각하여 원하는 탐침 두께만큼의 깊이로 트렌치(trench)를 형성한 후 뒷면을 습식식각하는 방법으로 탐침 형태의 미세 구조를 만들었다. 제작된 반도체 미세전극 어레이의 탐침 두께는 30 $\mu\textrm{m}$이며 실리콘 건식식각을 위한 마스크로 6 $\mu\textrm{m}$ 두께의 LTO(low temperature oxide)를 사용하였다. 탐침의 두께는 개발된 본 공정을 이용해서 5~90 $\mu\textrm{m}$ 범위까지 쉽게 조절할 수 있었다. 탐침의 두께를 보다 쉽게 조절할 수 있게 됨에 따라 여러 신경조직에 필요한 다양한 구조의 반도체 미세전극 어레이를 개발할 수 있게 되었다. 본 공정을 이용해서 개발된 4채널 SUN probe를 사용하여 흰쥐의 제1차 체감각 피질에서 4채널 신경 신호를 동시에 기록하였으며, 전기적 특성검사에서 기존의 탐침형 반도체 미세전극, 텅스텐 전극과 대등하거나 우수한 신호대 잡음비(signal to noise ratio, SNR)특성을 가짐을 확인하였다.

• 전기학회논문지
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• 제60권2호
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• pp.362-369
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• 2011

In this paper, optimal deep reactive ion etching (DRIE) process conditions for fused quartz were experimentally determined by Taguchi method, and fused quartz-based micro cantilevers were fabricated. In addition, comparative study on Q-factors of fused quartz and silicon micro cantilevers was performed. Using a silicon layer as an etch mask for fused quartz DRIE process, different 9 flow rate conditions of $C_4F_8$, $O_2$ and He gases were tested and the optimum combination of these factors was estimated. Micro cantilevers based on fused quartz were fabricated from this optimal DRIE condition. Through conventional silicon DRIE process, single-crystalline silicon micro cantilevers whose dimensions were similar to those of quartz cantilevers were also fabricated. Mechanical Q-factors were calculated to compare intrinsic damping properties of those two materials. Resonant frequencies and Q-factors were measured for the cantilevers having fixed widths and thicknesses and different lengths. The Q-factors were in a range of 64,000 - 108,000 for fused quartz cantilevers and 31,000 - 35,000 for silicon cantilevers. The experimental results supported that fused quartz had a good intrinsic damping property compared to that of single crystalline silicon.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.232-232
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• 2010

정보화 산업의 발달은 DRAM, flash memory 등을 포함한 기존의 반도체 메모리 소자를 대체할 수 있는 차세대 메모리 소자에 대한 개발을 요구하고 있다. 특히 magnetic random access memory (MRAM)는 SRAM과 대등한 고속화 그리고 DRAM 보다 높은 기록 밀도가 가능하고 낮은 동작 전압과 소비전력 때문에 대표적인 차세대 비휘발성 메모리로 주목받고 있다. 또한 MRAM소자의 고집적화를 위해서 우수한 프로파일을 갖고 재증착이 없는 나노미터 크기의 magnetic tunnel junction (MTJ) stack의 건식 식각에 대한 연구가 선행되어야 한다. 본 연구에서는 고밀도 반응성 이온 식각법(Inductively coupled plasma reactive ion etching; ICPRIE)을 이용하여 재증착이 없이 우수한 식각 profile을 갖는 CoFeB과 IrMn 박막을 형성하고자 하였다. Photoresist(PR) 및 Ti 박막의 두 가지 마스크를 이용하여 HBr/Ar, HBr/$O_2$/Ar 식각 가스들의 농도를 변화시키면서 CoFeB과 IrMn 박막의 식각 특성들이 조사되었다. 자성 박막과 동일한 조건에 대하여 hard mask로서 Ti가 식각되었다. 좋은 조건을 얻기 위해 HBr/Ar 식각 가스를 이용 식각할 때 pressure, bias voltage, rf power를 변화시켰고 식각조건에서 Ti 하드마스크에 대한 자성 박막들의 selectivity를 조사하고 식각 profile을 관찰하였다. 식각 속도를 구하기 위해 alpha step(Tencor P-1)이 사용되었고 또한 field emission scanning electron microscopy(FESEM)를 이용하여 식각 profile을 관찰함으로써 최적의 식각 가스와 식각 조건을 찾고자 하였다.

• 한국초전도ㆍ저온공학회논문지
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• 제25권4호
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• pp.50-53
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• 2023

In this study, the photolithography process was chosen to reduce the aspect ratio of the cross-section of a high-temperature superconducting (HTS) tape by dividing the superconducting layer of the tape. Reducing the aspect ratio decreases the magnetization losses in the second-generation HTS tapes generated by AC magnetic fields. The HTS tape used in the experiment has a thin silver (Ag) layer of about 2 ㎛ on top of the REBCO superconducting layer and no additional stabilizer layer. A dry film resist (DFR) was laminated on top of the HTS tape by a lamination method for the segmentation. Exposure to a 395 nm UV lamp on a patterned mask cures the DFR. Dipping with a 1% Na₂CO₃ solution was followed to develop the uncured film side and to obtain the required pattern. The silver and superconducting layers of the REBCO films were cleaned with an acid solution after the etching. Finally, the segmented HTS tape was completed by stripping the DFR film with acetone.

• 한국진공학회지
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• 제18권2호
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• pp.85-91
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• 2009

현재 플렉시블 폴리머를 이용한 MEMS (Microelectromechanical Systems) 기술이 빠르게 발전하고 있다. 그 중에서 Polycarbonate (PC), Poly Methyl Methacrylate (PMMA)와 같은 플렉시블 폴리머 재료는 광학적 특성이 우수하고 인체 친화적이며 미세 패턴 제조 공정이 용이하다는 등의 많은 장점을 가지고 있다. 본 연구는 반응성 이온 식각 기술을 이용하여 $O_2$, $SF_6$ 그리고 $CH_4$의 삼성분계 가스의 혼합 비율에 따른 PC와 PMMA의 건식 식각 결과 및 특성 평가에 관한 것이다. 준비한 각각의 기판에 포토리소그래피 방법으로 마스크를 형성하여 샘플을 만들었다. RF 척 파워를 100 W, 총 가스 유량을 10 sccm으로 고정시켜 플라즈마 식각 실험을 실시하였다. 그 결과에 의하면 전체적으로 PMMA의 식각율이 PC보다는 약 2배 정도 높았다. 그 결과는 PC는 PMMA 보다 상대적으로 높은 녹는점을 가지고 있다는 사실과 관계가 있다고 생각한다. 또한 $O_2/SF_6/CH_4$의 삼성분계 가스와 $SF_6/CH_4$, $O_2/SF_6$, $O_3/CH_4$로 나누었을 때 $O_2/SF_6$의 혼합 가스에서 PMMA와 PC의 식각 속도가 가장 높았다 (PC: 5 sccm $O_2$/5 sccm $SF_6$에서 약 350 nm/min, PMMA: 2.5 sccm $O_2$/7.5 sccm $SF_6$에서 약 570 nm/min). SEM을 활용하여 식각된 표면을 분석한 결과 PC는 PMMA보다 상대적으로 식각 표면이 더 매끈하였다. 또한 표면 거칠기 분석결과 PC의 표면 거칠기는 1.9$\sim$3.88 nm이었지만 PMMA의 표면 거칠기는 17.3$\sim$26.1 nm로 현저하게 높았음을 확인할 수 있었다.

• Korean Chemical Engineering Research
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• 제44권5호
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• pp.513-519
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• 2006

본 연구에서는 유리(glass)와 석영(quartz)을 재질로 사용하여 MEMS(micro-electro mechanical systems) 공정을 통해 전기영동(electrophoresis)을 위한 microchip을 제작하였다. UV 광이 실리콘(silicon)을 투과하지 못하는 점에 착안하여, 다결정 실리콘(polycrystalline Si, poly-Si) 층을 채널 이외의 부분에 증착시킨 광 차단판(optical slit)에 의해 채널에만 집중된 UV 광의 신호/잡음비(signal-to-noise ratio: S/N ratio)를 크게 향상시켰다. Glass chip에서는 증착된 poly-Si 층이 식각 마스크(etch mask)의 역할을 하는 동시에 접합표면을 적절히 형성하여 양극 접합(anodic bonding)을 가능케 하 였다. Quartz 웨이퍼에 비해 불순물을 많이 포함하는 glass 웨이퍼에서는 표면이 거친 채널 내부를 형성하게 되어 시료용액의 미세한 흐름에 영향을 미치게 된다. 이에 따라, HF와 $NH_4F$ 용액에 의한 혼합 식각액(etchant)을 도입하여 표면 거칠기를 감소시켰다. 두 종류의 재질로 제작된 채널의 형태와 크기를 관찰하였고, microchip electrophoresis에 적용한 결과, quartz과 glass chip의 전기삼투 흐름속도(electroosmotic flow velocity)가 0.5와 0.36 mm/s로 측정되었다. Poly-Si 층에 의한 광 차단판의 존재에 의해, peak의 S/N ratio는 quartz chip이 약 2배 수준, glass chip이 약 3배 수준으로 향상되었고, UV 최대흡광 감도는 각각 약 1.6배 및 1.7배 정도 증가하였다.

• 마이크로전자및패키징학회지
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• 제16권4호
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• pp.33-39
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• 2009

마스크리스 리소그래피(maskless lithography)에 응용하기 위한 마이크로렌즈 어레이(microlens array, MLA)가 석영의 습식 식각과 UV 접착제(UV adhesive)의 코팅을 바탕으로 개발되었다. 제작된 MLA의 초점거리는 ${\sim}45\;{\mu}m$ 정도였으며, 집광되는 광선의 초점은 ${\sim}1\;{\mu}m$로 측정되었다. MLA를 통과하며 초점을 맺은 빔(beam)의 크기 및 세기가 charge coupled device (CCD) 카메라와 빔 프로파일러(beam profiler)를 이용하여 각각 측정되었으며, 일정한 세기의 점들이 초점면에서 고르게 관찰되었다. 초점거리는 코팅된 UV 접착제의 두께에 따라 변화하였으며, UV 접착제의 두께가 두꺼울수록 짧아지는 경향을 보였다. 일반적인 마스크 얼라이너(mask aligner)를 이용한 MLA의 UV 포커싱(UV focusing)이 감광막(photoresist, PR) 상에서 실시되었으며, MLA를 통과한 빛이 감광막 위에 일정하게 집광되었다. 마스크 얼라이너와 MLA 사이의 거리 변화에 따라 감광막에 구현된 패턴 사이즈가 조절 되었다. 고온에서 오랜 시간이 지난 후에도 소자의 특성은 전혀 변함이 없었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.431-432
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• 2012

In the era of 20 nm scaled semiconductor volume manufacturing, Microelectronics Manufacturing Engineering Education is presented in this paper. The purpose of microelectronic engineering education is to educate engineers to work in the semiconductor industry; it is therefore should be considered even before than technology development. Three Microelectronics Manufacturing Engineering related courses are introduced, and how undergraduate students acquired hands-on experience on Microelectronics fabrication and manufacturing. Conventionally employed wire bonding was recognized as not only an additional parasitic source in high-frequency mobile applications due to the increased inductance caused from the wiring loop, but also a huddle for minimizing IC packaging footprint. To alleviate the concerns, chip bumping technologies such as flip chip bumping and pillar bumping have been suggested as promising chip assembly methods to provide high-density interconnects and lower signal propagation delay [1,2]. Aluminum as metal interconnecting material over the decades in integrated circuits (ICs) manufacturing has been rapidly replaced with copper in majority IC products. A single copper metal layer with various test patterns of lines and vias and $400{\mu}m$ by $400{\mu}m$ interconnected pads are formed. Mask M1 allows metal interconnection patterns on 4" wafers with AZ1512 positive tone photoresist, and Cu/TiN/Ti layers are wet etched in two steps. We employed WPR, a thick patternable negative photoresist, manufactured by JSR Corp., which is specifically developed as dielectric material for multi- chip packaging (MCP) and package-on-package (PoP). Spin-coating at 1,000 rpm, i-line UV exposure, and 1 hour curing at $110^{\circ}C$ allows about $25{\mu}m$ thick passivation layer before performing wafer level soldering. Conventional Si3N4 passivation between Cu and WPR layer using plasma CVD can be an optional. To practice the board level flip chip assembly, individual students draw their own fan-outs of 40 rectangle pads using Eagle CAD, a free PCB artwork EDA. Individuals then transfer the test circuitry on a blank CCFL board followed by Cu etching and solder mask processes. Negative dry film resist (DFR), Accimage$^{(R)}$, manufactured by Kolon Industries, Inc., was used for solder resist for ball grid array (BGA). We demonstrated how Microelectronics Manufacturing Engineering education has been performed by presenting brief intermediate by-product from undergraduate and graduate students. Microelectronics Manufacturing Engineering, once again, is to educating engineers to actively work in the area of semiconductor manufacturing. Through one semester senior level hands-on laboratory course, participating students will have clearer understanding on microelectronics manufacturing and realized the importance of manufacturing yield in practice.