• 방송공학회논문지
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• 제21권5호
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• pp.792-802
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• 2016

최근 사용이 늘어나고 있는 멀티밴드 사운드바 설계 시, 설계검증은 시뮬레이션으로 확인이 되지 않거나 되기 힘든 검증요소들이 다수 존재한다. 따라서 본 논문에서는 프로세서 내장 사운드바 SoC를 위한 FPGA 검증시스템을 구현하였다. 이를 통해 설계단계의 시뮬레이션으로 검증할 수 없는 실시간 성능테스트와 청취테스트를 실시간 검증하였다. 즉, 구현된 FPGA 검증시스템을 이용해서 SNR, THD+N, 주파수응답과 같은 정량적 항목들의 측정 및 청취테스트를 시행하였고, 테스트 결과가 설계목표를 만족함을 확인하였다.

• 한국산학기술학회논문지
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• 제8권3호
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• pp.437-443
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• 2007

본 논문에서는 임베디드 프로세서 및 네트워크 구조를 기반으로 구성된 NoC(Network-On-Chip)의 저전력 테스트 구조를 제안한다. 임베디드 프로세서와 여러개의 코어로 구성된 네트워크 구조에 벤치마크 회로를 직접 연결하여 테스트 전력소모를 평가하였으며, 각 코어의 테스트 패턴을 저전력 소모가 되도록 매핑하여 테스트 전력소모를 감소시켰다. 또한 임베디드 프로세스 코어를 ATE(Automatic Test Equipment)로 사용하여 테스트 시간을 줄일수 있었다. ISCAS89 벤치마크 회로에 대해서 테스트 시간은 매우 효과적으로 감소되었으며 평균 전력소모는 약 8%가 감소되었다.

• 한국컴퓨터정보학회논문지
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• 제21권9호
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• pp.1-9
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• 2016

Recent embedded processors employ set-associative L1 instruction cache to improve the performance. The energy consumption in the set-associative L1 instruction cache accounts for considerable portion in the embedded processor. When an instruction is required from the processor, all ways in the set-associative instruction cache are accessed in parallel. In this paper, we propose the technique to reduce the energy consumption in the set-associative L1 instruction cache effectively by accessing only one way. Gshare branch predictor is employed to predict the instruction flow and determine the way to fetch the instruction. When the branch prediction is untaken, next instruction in a sequential order can be fetched from the instruction cache by accessing only one way. According to our simulations with SPEC2006 benchmarks, the proposed technique requires negligible hardware overhead and shows 20% energy reduction on average in 4-way L1 instruction cache.

• 대한임베디드공학회논문지
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• 제16권6호
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• pp.299-305
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• 2021

Dissolved oxygen, pH, and temperature are the most important factors for fish farming because they affect fish growth and mass mortality of the fish. Therefore, fish farm workers must always check all pools on the farm, but this is very difficult in reality. That's why we developed a control system for smart fish farms. This system includes a gateway, sensor gatherers, and a PC program using LabVIEW. One sensor gatherer can cover up to four pools. The sensor gatherers are connected to the gateway in the form of a bus. For the gateway, the ATmega2560 is used as the main processor for communication and the STM32F429 is used as a sub-processor for displaying LCD. For the sensor gatherer, ATmega2560 is used as the main processor for communication. MQTT (Message Queuing Telemetry Transport), RS-485, and Zigbee are used as the communication protocols in the control system. The users can control the temperature and the dissolved oxygen using the PC program. The commands are transferred from the PC program to the gateway through the MQTT protocol. When the gateway gets the commands, it transfers the commands to the appropriate sensor gatherer through RS-485 and Zigbee.

• 인터넷정보학회논문지
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• 제21권5호
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• pp.149-157
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• 2020

최근 인공지능에 대한 관심이 높아짐에 따라 인공지능 프로세서를 하드웨어로 구현하는 연구가 활발히 진행되고 있다. 하지만 인공지능 프로세서는 기존에 기능 검증을 위한 프로세서 시뮬레이션 외에 애플리케이션 단계에서 인공지능 프로세서가 해당 애플리케이션에 적합한지에 대한 성능 검증이 추가로 필요하다. 본 논문에서는 인공지능 프로세서를 활용한 애플리케이션 성능 검증과 프로세서의 한계점을 탐색할 수 있는 내장형 인공지능 프로세서를 위한 성능 분석기를 제안한다. 본 논문은 내장형 인공지능 프로세서를 위한 성능 분석기를 구현하기 위하여 기존에 구현된 인공지능 프로세서의 구조를 분석하고 이를 기반으로 인공지능 프로세서를 모사하는 내장형 인공지능 프로세서를 위한 성능 분석기를 구현한다. 내장형 인공지능 프로세서를 위한 성능 분석기를 활용해 이미지 인식, 음성 인식 애플리케이션에서 인공지능 프로세서의 성능 분석 및 한계점을 탐색하고, 제한된 메모리 크기 안에서 인공지능 프로세서의 구조를 최적화한다.

• 한국통신학회논문지
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• 제29권4A호
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• pp.447-457
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• 2004

본 논문에서는 RSA 암호화 알고리즘을 지원하기 위한 암호화 프로세서의 구조를 제안한다. 본 논문의 RSA 암호화 프로세서는 빅 몽고메리 알고리즘(FIOS)을 기반으로 제안되였으며, 다양한 비트 길이(128∼2048 비트)를 지원한다. RSA 암호화 프로세서의 구조는 RSA 제어 신호 발생기, 빅 몽고메리 프로세서(가산기, 승산기)의 모듈로 구성된다. 빅 몽고메리 프로세서의 가산기와 승산기는 다양한 알고리즘을 이용하여 구현하였다. 내장형 시스템에 적합하게 설계하기 위하여 여러 가지 연산기를 합성한 결과 중에서 ARM 코프로세서와 연동할 수 있는 동작주파수를 갖는 연산기 중에서 가장 작은 연산기를 선택하였다. RSA 암호화 프로세서는 Verilog-HDL을 이용하여 하향식 설계 방법으로 구현되었으며, C언어와 Cadence의 Verilog-XL을 이용하여 검증하였다. 검증된 모델은 하이닉스 0.25$\mu\textrm{m}$ CMOS standard cell 라이브러리를 이용하여 합성되었으며, 2.3V, 10$0^{\circ}C$ 최악 조건에서 동작한다. 본 논문에서 제안한 RSA 암호화 프로세서는 약 51MHz의 주파수에서 동작하며, 게이트 수는 nand2 게이트 기준으로 36,639 gates의 면적을 가진다.

• 한국인터넷방송통신학회논문지
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• 제16권1호
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• pp.233-238
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• 2016

근래에 임베디드 프로세서의 성능을 향상시키기 위하여 멀티코어 프로세서 구조가 널리 이용되고 있다. 이러한 멀티코어 프로세서는 크게 대칭적 구조와 비대칭적 구조로 나뉘며, 비대칭적 멀티코어 프로세서가 대칭적 멀티코어 프로세서에 비하여 더욱 성능이 높고 효율적이라고 알려져 있다. 본 논문에서는 임베디드 프로세서에 대하여 이것을 확인하기 위하여, 다양한 구성을 갖는 비대칭적 임베디드 듀얼코어, 쿼드코어, 옥타코어 및 헥사데카코어 프로세서에 대하여 MiBench 벤치마크를 입력으로 하여 모의실험을 수행하여 그 성능을 측정하였다. 또한, 비슷한 하드웨어 규모의 대칭적 임베디드 멀티코어 프로세서와 비교하여 성능의 우수성을 확인하였다.

• ETRI Journal
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• 제31권6호
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• pp.732-740
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• 2009

This paper describes the implementation of a digital audio effect system-on-a-chip (SoC), which integrates an embedded digital signal processor (DSP) core, audio codec intellectual property, a number of peripheral blocks, and various audio effect algorithms. The audio effect SoC is developed using a software and hardware co-design method. In the design of the SoC, the embedded DSP and some dedicated hardware blocks are developed as a hardware design, while the audio effect algorithms are realized using a software centric method. Most of the audio effect algorithms are implemented using a C code with primitive functions that run on the embedded DSP, while the equalization effect, which requires a large amount of computation, is implemented using a dedicated hardware block with high flexibility. For the optimized implementation of audio effects, we exploit the primitive functions of the embedded DSP compiler, which is a very efficient way to reduce the code size and computation. The audio effect SoC was fabricated using a 0.18 ${\mu}m$ CMOS process and evaluated successfully on a real-time test board.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.166-168
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• 2007

This paper is dealing with how to control of a client robot's movement for instructions from a server PC and a wireless andremote control Robot that sends the server information of images for monitoring. To implement this. 802.11x WLAN with TCP/IP socket programming is used to get the driving instructions from the server PC and control movements of the robot such as a forward, backward and directions. As well as this, ARM9 cored PAX255 embedded processor and Linux OS is used for the function transmitting BMP format of 320 ${\times}$ 240 pixel for stopped image data.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.243-246
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• 2003

본 논문은 프로세서가 내장된 임베디드 리눅스 툴킷을 이용하여 IP 패킷을 기존의 IPv4 네트워크에서 IPv6 네트워크로 변환해주는 라우터 설계에 관한 연구이다. 주소 변환 플렛폼으로 프로세서를 이용하여 IPv6 모듈을 리눅스에 이식하였으며, IPv4 네트워크와 IPv6 네트워크를 구성하여 실험하였다. 시험망 구축을 위하여 기존 IPv4망과 IPv6망의 터널링 기법으로 구성한 결과, ICMP ping6을 이용 패킷 응답값은 2 홉스에 평균 2$\mu$sec정도이다.