• Journal of the Korean Vacuum Society
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• v.1 no.1
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• pp.37-42
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• 1992

Abstract-The ECR(E1ectron Cyclotron Resonance) plasma etcher was developed for process of manufacturing 16M164' DRAM and applied to poly-Si etching process. The etching rate and selectivity of poly-Si were investigated by changing the process factor of pressure gas and microwave power. The increasing power of microwave will have the trend of increasing the etching rate and selectivity of Oxide, and have suitable value process pressure at 6 mTorr. The increasing value of process gas SFdSF6+ Clz will cause the decrease of etching rate and selectivity, this is because the best process factor is not found.

• Korean Chemical Engineering Research
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• v.47 no.1
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• pp.1-10
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• 2009

As a demand for the portable device requiring smaller size and better performance is in hike, reducing the size of conventionally used planar 2 dimensional chip cannot be a solution for the enhancement of the semiconductor chip technology due to an increase in RC delay among interconnects. To address this problem, a new technology - "3 dimensional (3D) IC chip stack" - has been emerging. For the integration of the technology, several new key unit processes (e.g., silicon through via, wafer thinning and wafer alignment and bonding) should be developed and much effort is being made to achieve the goal. As a result of such efforts, 4 and 8 chip-stacked DRAM and NAND structures and a system stacking CPU and memory chips vertically were successfully developed. In this article, basic theory, configurations and key unit processes for the 3D IC chip integration, and a current tendency of the technology are explained. Future opportunities and directions are also discussed.

• Proceedings of the Korean Vacuum Society Conference
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• 2000.02a
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• pp.69-69
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• 2000

(Ba, Sr)TiO3 (BST)[1-3] 박막은 유전상수가 크고 고주파에서도 유전특성 저하가 적기 때문에 ULSI DRAM(Dynamic Random Access Memory)에 응용 가능한 물질로 최근 각광을 받고 있다. 하지만, 아직 BST 박막을 DRSM에 바로 적용하기 위해선 몇 가지 문제점이 있다. 그 중 누설전류 문제는 디바이스 응용시 매우 중요한 요소이다. 특히, DRAM에서 refresh time와 직접적인 관련이 있어 디바이스 내의 신뢰도 및 전력소모를 결정하는 주된 인자가 된다. 지금까지, BST 박막의 인가전업, 온도, 그리고 전극물질에 따른 누설전류 현상들이 고찰되었고, 이에 관한 많은 전도기구 모델들이 제시되었다. Schottky emission, Poole-Frenkel emission, space charge limited conduction 등이 그 대표적인 예이다. 하지만 아쉽게도 BST 박막의 정확한 누설 전류 전도 기구를 완전히 설명하는데는 아직 한계가 있다. 따라서 본 연구에서는 제작된 BST 커패시터 내의 기본적인 전기적 성질을 조사하고, 정확한 누설전류 기구 규명에 초점을 두고자 한다. 이를 위해 기존의 여러 기구들과 비교 분석할 것이다. 하부전극으로 사용하기 위해 스퍼터링 방법으로 p-Si(100) 기판위에 RuO2 박막을 약 120nm 증착하였다. 증착전의 chamberso의 초기압력은 5$\times$10-6 Torr이하의 압력으로 유지시켰다. Ar/O2의 비는 이전 실험에서 최적화된 9/1로 하였다. BST 박막 증착 시 5분간 pre-sputtering을 실시한 후 하부전극 기판위에 BST 박막을 증착하였다. 증착이 끝난 후 시편을 상온까지 냉각시킨 후 꺼내었다. 전기적 특성을 측정하기 상부전극으로 RuO2와 Al 박막을 각각 상온에서 100nm 증착하였다. 이때 hole mask를 이용하여 반경이 140um인 원형의 상부전극을 증착하였다. BST 박막의 증착온도가 증가하고 Ar/O2 비가 감소할수록 제작된 BST-커패시터의 전기적 성질이 우수하였다. 증착온도 $600^{\circ}C$, ASr/O2=5/5에서 증착된 막의 누설전류는 4.56$\times$10-8 A/cm2, 유전상수는 600 정도의 값을 나타내었다. 인가전압에 따른 BST 커패시터의 transition-current는 Curie-von Schweider 모델을 따랐다. BST 박막의 누설전류 전도기구는 기존의 Schottky 모델이 아니라 modified-Schottky 무델로 잘 설명되었다. Modified-Schottky 모델을 통해 BST 박막의 광학적 유전율 $\varepsilon$$\infty$=4.9, 이동도 $\mu$=0.019 cm2/V-s, 장벽 높이 $\psi$b=0.79 eV를 구하였다.

• Electrical & Electronic Materials
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• v.7 no.2
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• pp.123-129
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• 1994

SONOS EEPROM chips, containing several SONOSFET nonvolatile memories of various channel size, have been fabricated on the basis of the existing n-well CMOS processing technology for 1 Mbit DRAM ($1.2\mu\textrm{m}$.m design rule). All the SONOSFET memories have the triple insulated-gate consisting of 30.angs. tunneling oxide, 205.angs. nitride and 65.angs. blocking oxide. The miniaturization of the devices for the higher density EEPROM and their characteristics alterations accompanied with the scaling-down have been investigated. The stabler operating characteristics were attained by increasing the ratio of the channel width to length. Also, the transfer, switching, retention and degradation characteristics of the most favorable performance devices were presented and discussed.

• Journal of the Institute of Electronics and Information Engineers
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• v.49 no.12
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• pp.234-241
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• 2012

This paper proposes a novel design methodology considering transistor layout variation. The proposed design technique is to improve the transistor's electrical characteristics without performing a circuit simulation to extract transistor layout variation. There are three advantages in the proposed method. Firstly, there is no need to change the normal design flow used in layout designs. Secondly, there is no need to perform simulation in order to extract the transistor layout variation. Thirdly, early warnings in layout design lead to decreasing the number of post layout simulations. Less post layout simulations will decrease the number of iterations in the design cycle and shorten design period. The number of bad transistors in the early design phase were reduced from 17.8% to 2.9% by applying eDRC environment for layout designers to develop Standard Cell Library.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.357.2-357.2
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• 2014

Ruthenium (Ru) 박막은 우수한 화학적 열적 안정성 및 높은 일함수(4.7eV) 특성으로 인해 20 nm급 이하의 차세대 DRAM capacitor의 전극 물질 및 Cu metalization을 위한 seed layer로 각광을 받고 있다. Ru박막의 나노스케일 정보전자소자로의 적용을 위해서는 두께제어가 용이하고 3D 구조에서 우수한 단차 피복 특성을 갖는 atomic layer deposition (ALD)을 이용한 박막 형성이 필수적이다. 이에 본 연구에서는 ALD 방법을 이용하여 0가의(cymene) (1,5-hexadiene) Ru (0) (C16H24Ru) 전구체를 합성, ALD 방법을 이용하여 우수한 초기성장거동을 갖는 Ru 박막을 증착 하였다. 형성된 Ru 박막의 표면 형상, 두께, 밀도를 주사전자현미경(Scanning electron microscopy)과 X-선 반사율 측정(X-ray reflectometer)으로 조사하였다. 또한 전기적 특성을 4침법(four-point-probe)으로 측정하였고, 박막의 화학적 조성과 결정성의 정보를 X-선 광전자분광법(X-ray photoelectron spectroscopy)과 X-선 회절(X-ray diffraction)을 이용하여 확인하였다.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.13 no.1
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• pp.60-65
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• 2000

The structural and electrical characteristics of PLZT thin films fabricated onto Pt/Ti/SiO\ulcorner/Si substrates by a pulsed laser deposition were investigated to develop the high dielectric thin films were fabricated with different energy density by pulsed laser deposition. This PLZT thin films of 5000 thickness were crystallized at 600 $^{\circ}C$, 200 mTorr O\ulcorner pressure for 2 J/$\textrm{cm}^2$ laser energy density, the arain structure was transformed from planar to columnar grain. It was clearly noted from the SEM observations that oxygen pressured laser powers affect microstructures of the PLZT thin films. 14/50/50 PLZT this film showed a maximum dielectric constant value of $\varepsilon$\ulcorner=1289.9. P-E hysteresis loop of 14/50/50 PLZT thin film was flim ferro-electric. Leakage current density of 14/50/50 PLZT thin film was 10\ulcorner A/$\textrm{cm}^2$.

• Proceedings of the Materials Research Society of Korea Conference
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• 2012.05a
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• pp.78.1-78.1
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• 2012

비 휘발성 저항 메모리소자인 resistance random access memory (ReRAM)는 빠른 동작특성과 저 전압 특성을 나타내고 비교적 간단한 소자구조로 고집적화에 유리하여 기존의 DRAM과 flash 메모리, SRAM 등이 갖고 있는 한계를 극복할 수 있는 차세대 메모리소자로써 각광받고 있다. 현재, 이성분계 산화물, 페로브스카이트 산화물, 고체 전해질 물질, 유기재료 등을 응용한 저항 메모리소자에 대한 연구가 활발히 진행되고 있다. 그 중 ZnO 를 기반으로 하는 amorphous InGaZnO (a-IGZO) 박막은 저온에서 대면적 증착이 가능하며 다른 비정질 재료에 비해 높은 전하 이동도를 갖기 때문에 박막트랜지스터 적용 시 우수한 전기적 특성을 나타낸다. 또한 빠른 동작특성과 높은 저항 변화율을 보이기 때문에 ReRAM에 응용 가능한 재료로써 기대되고 있다. 본 연구에서는 MOM(metal/oxide/metal) 구조를 기반한 TiN/a-IGZO/ITO 구조의 소자를 제작하여 저항 메모리 특성을 평가하였다. IGZO 박막은 radio frequency (RF) sputter 를 이용하여 ITO/glass 기판 위에 증착하였다. MOM 구조를 위한 상부 TiN 전극은 e-beam evaporation 을 이용하여 증착하였다. 제작된 저항 메모리소자는 안정적인 unipolar resistive switching 특성을 나타내었으며, TiN 상부전극과 IGZO 계면 간의 Transmission Electron Microscopy (TEM) 분석을 통해 전압 인가 후 전극 금속 물질의 박막 내 삽입으로 인한 금속 필라멘트의 형성을 관찰 할 수 있었다. 합성된 박막의 형태와 결정성은 Scanning electron microscope (SEM)와 X-ray Diffraction (XRD)을 통해 평가 하였으며, 제작된 소자의 전기적 특성은 HP-4145 를 이용하여 측정하고 비교 분석하였다.

• Industrial Engineering and Management Systems
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• v.9 no.3
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• pp.227-241
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• 2010

A memory module industry's supply chain usually consists of multiple manufacturing sites and multiple distribution centers. In order to fulfill the variety of demands from downstream customers, production planners need not only to decide the order allocation among multiple manufacturing sites but also to consider memory module industrial characteristics and supply chain constraints, such as multiple material substitution relationships, capacity, and transportation lead time, fluctuation of component purchasing prices and available supply quantities of critical materials (e.g., DRAM, chip), based on human experience. In this research, a directed graph-based supply network planning (DGSNP) model is developed for memory module industry. In addition to multi-site order allocation, the DGSNP model explicitly considers production planning for each manufacturing site, and purchasing planning from each supplier. First, the research formulates the supply network's structure and constraints in a directed-graph form. Then, a proposed genetic algorithm (GA) solves the matrix form which is transformed from the directed-graph model. Finally, the final matrix, with a calculated maximum profit, can be transformed back to a directed-graph based supply network plan as a reference for planners. The results of the illustrative experiments show that the DGSNP model, compared to current memory module industry practices, determines a convincing supply network planning solution, as measured by total profit.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 1994.05a
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• pp.116-119
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• 1994

The characteristics of the Si-SiO$_2$ interface and the degradation in the short channel(L${\times}$W=1.7$\mu\textrm{m}$${\times}$15$\mu\textrm{m}$) SONOSFET nonvolatile memory devices, fabricated on the basis of the existing n-well CMOS processing technology for 1 Mbit DRAM with the 1.2$\mu\textrm{m}$ m design rule, were investigated using the charge pumping method. The SONOSFET memories have the tripple insulated-gate consisting of 30${\AA}$ tunneling oxide 205${\AA}$ nitride and 65${\AA}$ blocking oxide, The acceleration method which square voltage pulses of t$\_$p/=10msec, Vw=+19V and V$\_$E/=-22V continue to be alternatly applied to gale, was used to investigate the degradation of SONOSFET memories with the write/erase cycle. The degradation characteristics were ascertained by observing the change in the energy and spatial distributions of the interface trap density.