• 한국전자통신학회논문지
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• 제7권1호
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• pp.15-20
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• 2012

본 논문에서는 디지털 마이크로파 통신 시스템 수신기의 동작범위(Dynamic Range) 향상을 위한 설계 방법을 K-band FEM(Front-End Module)에 적용하여 설계 및 분석하였다. 동작범위를 광범위하게 설계하기 위해 저 잡음 증폭기(LNA)의 잡음지수를 최소화하여 증폭된 입력신호 레벨을 최소화하는 방법을 제안하였으며, 주파수 변환은 높은 선택도(Q)와 안정도가 높은 위상고정 유전체 발진기(PL-DRO) 및 변환이득을 가지는 능동믹서로 구성하였다. 각각의 모듈을 집적화하여 측정한 결과 약 54dB의 변환이득(CG)과 1.3dB의 전제 잡음지수(NF)를 나타내었다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2003년도 ISIS 2003
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• pp.264-267
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• 2003

Multiple sequence alignment is a useful tool to identify the relationships among protein sequences. Dynamic programming is the most widely used algorithm to obtain multiple sequence alignment with optimal cost. However dynamic programming cannot be applied to certain cost function due its drawback and to produce optimal multiple sequence alignment. We proposed sub-alignment refinement algorithm to overcome the problem of dynamic programming and impelmented this algorithm as a module of our MS Windows-based sequence alignment program.

• Journal of information and communication convergence engineering
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• 제3권1호
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• pp.5-8
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• 2005

Dynamic cipher has the property that the key-size, the number of round, and the plaintext-size are scalable simultaneously. We present the method for designing secure Dynamic cipher against meet-in-the-middle attack and linear cryptanalysis. Also, we show that the differential cryptanalysis to Dynamic cipher is hard. In this paper we propose a new network called Dynamic network for symmetric block ciphers.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.176-179
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• 2002

In recent years, an increasing amount of computer network research has focused on the problem of cluster system in order to achieve higher performance and lower cost. The load unbalance is the major defect that reduces performance of a cluster system that uses parallel program in a form of SPMD (Single Program Multiple Data). Also, the load unbalance is a problem of MPP (Massive Parallel Processors), and distributed system. The cluster system is a loosely-coupled distributed system, therefore, it has higher communication overhead than MPP. Dynamic load balancing can solve the load unbalance problem of cluster system and reduce its communication cost. The cluster systems considered in this paper consist of P heterogeneous nodes connected by a switch-based network. The master node can predict the average execution time of tasks for each slave node based on the information from the corresponding slave node. Then, the master node redistributes remaining tasks to each node considering the predicted execution time and the communication overhead for task migration. The proposed dynamic load balancing uses execution time prediction to optimize the task redistribution. The various performance factors such as node number, task number, and communication cost are considered to improve the performance of cluster system. From the simulation results, we verified the effectiveness of the proposed dynamic load balancing algorithm.

• 한국정보통신학회논문지
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• 제18권3호
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• pp.586-594
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• 2014

수중 통신 상에서 가장 중요한 요소는 한정된 전원을 보다 효율적으로 소모하여 운영 가능 시간을 최대화하는데 있다. 보다 효율적인 전압 소모를 위해 적용 가능한 기법으로는 동적 전압 스케일 기법이 있다. 해당 기법은 평상시에는 낮은 주파수로 동작하여 대기 전력을 최소화하며 복잡한 연산을 수행하는 경우에는 빠른 주파수로 계산함으로써 전체 소모되는 전력량을 줄인다. 복잡한 암호화 연산의 경우 빠른 주파수로 연산을 하는 것이 보다 효율적이다. 본 논문에서는 다양한 센서 상에서의 암호화 기법에 동적 전압 스케일 기법을 적용한 결과를 보여 줌으로써 수중 통신 상에서 적합한 저전력 암호화 방안에 대해 살펴본다.

• 한국통신학회논문지
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• 제12권2호
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• pp.92-101
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• 1987

통신망에 입력하는 메시지는 그 메시지에 부과되는 우선도에 의하셔 큐잉(Queueing)되며 큐(Queue)에서의 우선도는 여러가지 방법으로 취급되어진다. 이 연구는 메시지 처리의 한 방법인 동적 우선도(dynamic priority)에 관한 것으로 메시지의 평균 대기 시간에 관한 해석이다. 큐에서의 메시지의 대기 시간에 따라 우선도가 변하는 동적 우선도의 가변성은 그 메시지가 초기 우선도(initial priority)를 가지고 입력되는 경우가 초기우선도를 가지지 않는 경우 달라지는 것으로 특히 그 차이점을 고찰하였다.

• 융합신호처리학회논문지
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• 제4권3호
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• pp.61-67
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• 2003

We propose a systolic array for dynamic programming which is a technique for solving combinatorial optimization problems. We derive a systolic array for single source shortest path Problem, SA SSSP, and then show that the systolic array serves as dynamic Programming systolic array which is applicable to any dynamic programming problem by developing a systolic array for 0 1 knapsack problem, SA 01KS, with SA SSSP for a basis. In this paper, each of SA SSSP and SA 01KS is modeled and simulated in RT level using VHDL, then synthesized to a schematic and finally implemented to a layout using the cell library based on 0.35${\mu}{\textrm}{m}$ 1 poly 4 metal CMOS technology.

• 한국농공학회논문집
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• 제49권1호
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• pp.101-109
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• 2007

The purpose of this study is to improve ability of GASS using diverse communication layers of material and information. GASS is a dynamic system simulator developed for analyzing complex agricultural system. However, it had two difficulties which are inefficient modeling of information transmission and complicated implementation of material transmission. This paper proposes dual communication layers which consist of material and information to overcome the hardship and applies intake tower component which controls amount of irrigation using water requirement in paddy to an irrigation system model. The application focused on available information communication and correctable material communication.

• 한국인터넷방송통신학회논문지
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• 제20권3호
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• pp.83-88
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• 2020

최근 자동차는 관련 기술과 통신 환경의 발달로 차량과 도로 주변 인프라 구조와의 통신, 차량 간 통신이 가능해지고 있다. 자율주행차가 개발되면서 많은 센서와 고성능 연산장치가 탑재되고 있으며 이러한 자동차의 가용자원을 활용하여 클라우드 서비스를 제공하는 연구도 진행되고 있다. 본 논문에서는 연결형 자동차로 클라우드 서버를 구성하여 각 차량에 적합한 작업을 분배하는 과정에서 차량의 가용자원뿐만 아니라 기지국과의 통신 환경을 고려하여 동적으로 작업의 크기를 결정하는 기법을 제안하였다. 제안 기법의 모델을 기반으로 시뮬레이션한 결과 가용자원만을 고려하는 것보다는 통신 환경을 함께 고려해서 작업을 할당해야 마감 시간 내에 할당된 작업을 완료할 수 있다는 것을 확인하였다.

• IEIE Transactions on Smart Processing and Computing
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• 제3권6호
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• pp.416-424
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• 2014

This paper presents an 8-bit pipelined analog-to-digital converter. The supply voltage applied for comparators and other sub-blocks of the ADC were 0.7V and 0.5V, respectively. This low power ADC utilizes the capacitive charge pump technique combined with a source-follower and calibration to resolve the need for the opamp. The differential charge pump technique does not require any common mode feedback circuit. The entire structure of the ADC is based on fully dynamic circuits that enable the design of a very low power ADC. The ADC was designed to operate at 1MS/s in 90nm CMOS process, where simulated results using ADS2011 show the peak SNDR and SFDR of the ADC to be 47.8 dB (7.64 ENOB) and 59 dB respectively. The ADC consumes less than 1mW for all active dynamic and digital circuitries.