• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제13권5호
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• pp.241-251
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• 2007

최근의 내장형 프로세서를 설계하는데 있어서는 성능 못지 않게 에너지 효율성이 중요하게 고려되어야 한다. 내장형 프로세서에서 소모되는 에너지의 상당 부분은 캐쉬 메모리에서 소모되는 것으로 알려지고 있다. 특히 1차 명령어 캐쉬는 거의 매 사이클마다 접근이 이루어지므로 상당히 많은 양의 동적 에너지를 소모하게 된다. 그러므로, 내장형 프로세서를 설계하는데 있어서 1차 명령어 캐쉬의 에너지 효율성을 높이는 기법은 프로세서의 총 에너지 소모를 줄여주는 결과로 이어질 것으로 기대된다. 본 논문에서는 내장형 프로세서에 적합한 저전력 1차 명령어 캐쉬를 설계하는 기법을 제안하고자 한다. 제안하는 기법은 명령어 캐쉬를 여러 개의 작은 서브 캐쉬들로 분할하는 기법을 통해 명령어 접근 시 활성화되는 캐쉬의 크기를 줄임으로써 1차 명령어 캐쉬에서 소모되는 동적 에너지를 감소시켜 준다. 또한, 하나의 서브 캐쉬 크기를 페이지 크기와 동일하게 함으로써 캐쉬 내에서 태그가 차지하는 칩 공간을 없애고, 태그 비교에 소모되는 에너지도 없애는 효과를 얻는다. 제안하는 1차 명령어 캐쉬는 물리적인 접근 시간 감소를 통해 캐쉬 분할로 인한 성능 저하를 최대한 줄이고, 에너지 감소 효과는 최대로 얻고자 한다. 모의 실험 결과, 제안하는 구조는 기존의 1차 명령어 캐쉬 구조와 비교하여 명령어 접근에 소모되는 동적 에너지를 평균 $37%{\sim}60%$ 감소시키는 결과를 보인다.

• 한국정보과학회논문지:시스템및이론
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• 제33권3호
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• pp.166-177
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• 2006

현재 내장형 프로세서에서 캐쉬 사이즈는 더 많은 트랜지스터 집적도와 낮은 공급 전력에 기인하여 점점 더 증가 되어지는 추세이다. 하지만 캐쉬 사이즈가 커질수록 더욱 더 많은 에너지 소비가 발생하게 되며, 결과적으로 프로세서 전체에서 소비하는 에너지 중에서 캐쉬에서 소비되는 에너지의 비중이 점점 더 증가 되고 있다. 이에 따라 캐쉬 에너지 소비를 줄이기 위한 많은 기법들이 제시되어져 왔다. 하지만 이러한 기존의 기법들은 캐쉬 에너지 소비의 2가지 방면, 즉, 정적 캐쉬 에너지 소비와 동적 캐쉬 에너지 소비 중에서 어느 한쪽에 초점을 맞추어 제시되어진 기법들이었다. 본 논문에서는 고성능 내장형 프로세서에서 캐쉬 에너지 소비의 2가지 방면인, 정적 캐쉬 에너지 소비와 동적 캐쉬 에너지 소비를 동시에 감소시키는 정적 에너지 소비 감소와 동적 에너지 소비 감소의 통합 기법을 제안한다. 이 통합 기법에는 이미 제안되어진 두 가지 기법, 동적 에너지 소비를 감소시키기 위한 웨이 예측 기법과 정적 에너지 소비를 감소시키기 위한 드라우지 캐쉬(drowsy cache) 기법을 적용한다. 또한 드라우지 캐쉬 기법을 사용하였을 때 생기는 추가적인 프로그램 실행 사이클들을 줄이기 위한 "프로그램 카운트를 이용하는 드라우지 상태의 데이타 캐쉬 라인 미리 깨움" 기법을 제안한다. 이러한 기법 적용을 레벨 1 데이타 캐쉬에 적용한다. 제안 되어진 통합 기법을 통해서 정적 데이타 캐쉬 에너지 소비와 동적 데이타 캐쉬 에너지 소비를 동시에 줄일 수 있게 되며, 같이 제안되어진 "드라우지 상태의 데이타 캐쉬 라인 미리 깨움"기법은 통합 기법 때문에 발생하는 추가적인 프로그램 실행 사이클의 증가를 감소시킬 수 있다.서 58.98로 줄이면서 계산시간은 평균 71ms에서 44ms 으로 빠르게 됨을 알 수 있었다.적외선 분광법을 이용한 사일리지의 화학적 조성분 함량 측정은 적은 오차 범위 내에서 신속하고 정확한 분석법이 될 수 있음을 확인 할 수 있었다. 비록 원물 생시료(IF)에 대한 직접적인 측정은 다소 예측 정확성이 떨어지지만 현장 적용성과 편리성을 높이기 위해서는 생시료의 측정시 오차를 줄일 수 있는 스펙트럼의 수처리 방법이나 산란보정 방법과 같은 데이터 처리기법에 대한 더 많은 연구가 앞으로 진행되어야 한다고 생각되어진다.상자의 50% 이상이 매일 생선 콩 및 콩제품과 채소류를 먹고 있었고, 인스턴트나 패스트푸드는 정상 체중군이 저체중군이나 과체중보다 매일 섭취하는 빈도가 낮았다(p<0.0177). 7. 가장 낮은 영양 섭취 상태를 보여준 영양소(% RDA< 75%)는 철분과 칼슘으로 조사 대상자의 3/4에 해당하는 조사 대상자가 영양 부족 상태였다. 칼슘 섭취의 경우 정상 체중군이 과체중군과 저체중군보다 섭취율이 낮았으나(p<0.0257) 철분은 군간 유의차는 없었다. 8. 칼슘의 경우 과체중군이 저체중군이나 정상 체중군에 비해 영양소 적정비율(NAR) 값이 높았으며(p<0.0257) 철분, 단백질, 비타민 $B_1$과 $B_2$, 나이아신의 경우도 통계적으로 유의하지는 않으나 과체중군이 저체중군 또는 정상 체중군의 NAR 값이 높은 경향을 보여주었다. 9가지 영양소의 NAR을 평균한 MAR 값은 군간 유의적이지는 않으나 과체중군(0.76)이 정상체중(0.73) 또는 저체중군(0.73)에 비해 높은 값은 보여주었다. 9. 철분은 과체중군(1.67)이 저체중(0.

• 대한임베디드공학회논문지
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• 제13권3호
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• pp.125-131
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• 2018

STT-RAM is attracting as a next generation Non-volatile memory for replacing cache memory with low leakage energy, high integration and memory access performance similar to SRAM. However, there is problem of write operations as the other Non_volatile memory. Hybrid cache memory using SRAM and STT-RAM is attracting attention as a cache memory structure with lowe power consumption. Despite this, reducing the leakage energy consumption by the STT-RAM is still lacking access to the Dynamic energy. In this paper, we proposed as energy management method such as a way-selection approach for hybrid L2 cache fo SRAM and STT-RAM and memory selection method of write/read operation. According to the simulation results, the proposed hybrid cache memory reduced the average energy consumption by 40% on SPEC CPU 2006, compared with SRAM cache memory.

• 정보통신설비학회논문지
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• 제10권2호
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• pp.74-79
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• 2011

The goal of this research is to reduce dynamic and static power consumption for a low power cache system. The proposed cache can achieve a low power consumption by using a drowsy and a way prediction mechanism. For reducing the static power, the drowsy technique is used at 4-way set associative cache. And for reducing the dynamic energy, one among four ways is selectively accessed on the basis of information in the Way-Line Prediction Unit (WLPU). This prediction mechanism does not introduce any additional delay though prediction misses are occurred. The WLPU can effectively reduce the performance overhead of the conventional drowsy caching by waking only a drowsy cache line and one way in advance. Our results show that the proposed cache can reduce the power consumption by about 40% compared with the 4-way drowsy cache.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제23권9호
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• pp.564-571
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• 2017

프로세스 구동시마다 캐시 이미지를 메모리로부터 버스트 로딩하여 초기 캐시 실패를 줄이는 방법은 프로그램의 시작으로부터 초기화 부분의 지연을 줄이고 에너지 소모를 줄이는 데 효과적이다. 하지만 로딩에 사용하기 위한 적절한 캐시 이미지는 컴파일러와 인스톨러 등 소프트웨어적인 접근 방법을 이용하여 적절한 캐시 이미지를 생성하는 과정이 필요하며, 동적인 수행 특성을 보이는 프로세스의 경우 비효율적이다. 본 논문은 이러한 손실에 주목하여, 하드웨어를 부가하여 캐시 이미지를 동적으로 생성하고 관리하는 방법을 제안하고자 한다. 시뮬레이션 결과에 따르면 제안한 방법을 사용할 경우 프로그램의 캐시 필요량에 따른 적절한 이미지 크기를 유지할 수 있어 기존의 캐시 이미지 로딩 기법을 더욱 효율적으로 개선할 수 있었다.

• 대한임베디드공학회논문지
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• 제9권1호
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• pp.25-32
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• 2014

In this paper, we proposed a partial-way set associative cache memory with an effective memory access time and low energy consumption. In the proposed set-associative cache memory, it is allowed to access only a 2-ways among 4-way at a time. Choosing ways to be accessed is made dynamically via the least significant two bits of the tag. The chosen 2 ways are sequentially accessed by the way selection bits that indicate the most recently referred way. Therefore, each entry in the way has an additional bit, that is, the way selection bit. In addition, instead of the 4-way LRU or FIFO algorithm, we can utilize a simple 2-way replacement policy. Simulation results show that the energy*delay product can be reduced by about 78%, 14%, 39%, and 15% compared with a 4-way set associative cache, a sequential-way cache, a way-tracking cache, and a way cache respectively.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권3호
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• pp.330-338
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• 2016

Phase change memory (PCM) has been studied as an emerging memory technology for last-level cache (LLC) due to its extremely low leakage. However, it consumes high levels of energy in updating cells and its write endurance is limited. To relieve the write pressure of LLC, we propose a delta value indicator (DVI) by employing a small cache which stores the difference between the value currently stored and the value newly loaded. Since the write energy consumption of the small cache is less than the LLC, the energy consumption is reduced by access to the small cache instead of the LLC. In addition, the lifetime of the LLC is further extended because the number of write accesses to the LLC is decreased. To this end, a delta value indicator and controlling circuits are inserted into the LLC. The simulation results show a 26.8% saving of dynamic energy consumption and a 31.7% lifetime extension compared to a state-of-the-art scheme for PCM.

• 반도체디스플레이기술학회지
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• 제22권3호
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• pp.106-111
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• 2023

The importance of load-to-use latency has been highlighted as state-of-the-art computing cores adopt deep pipelines and high clock frequencies. The cascaded cache was recently proposed to reduce the access cycle of the L1 cache by utilizing differences in latencies among banks of the cache structure. However, this study assumes the cache is comprised of SRAM, making it unsuitable for direct application to non-volatile memory-based systems. This paper proposes a novel mechanism and structure for lowering dynamic energy consumption. It inserts monitoring logic to keep track of swap operations and write counts. If the ratio of swap operations to total write counts surpasses a set threshold, the cache controller skips the swap of cache blocks, which leads to reducing write operations. To validate this approach, experiments are conducted on the non-volatile memory-based cascaded cache. The results show a reduction in write operations by an average of 16.7% with a negligible increase in latencies.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.204-208
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• 2004

Embedded business will be expanded market more and more since customers seek more wearable and ubiquitous systems. Cellular telephones, PDAs, notebooks and portable multimedia devices could bring higher microprocessor revenues and more rewarding improvements in performance and functions. Increasing battery capacity is still creeping along the roadmap. Until a small practical fuel cell becomes available, microprocessor developers must come up with power-reduction methods. According to MPR 2003, the instruction and data caches of ARM920T processor consume $44\%$ of total processor power. The rest of it is split into the power consumptions of the integer core, memory management units, bus interface unit and other essential CPU circuitry. And the relationships among CPU, peripherals and caches may change in the future. The processor working on higher operating frequency will exact larger cache RAM and consume more energy. In this paper, we propose advanced low power trace cache which caches traces of the dynamic instruction stream, and reduces cache access times. And we evaluate the performance of the trace cache and estimate the power of the trace cache, which is compared with conventional cache.

• 한국컴퓨터정보학회논문지
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• 제14권4호
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• pp.9-17
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• 2009

본 논문에서는 운영체제 수준에서 에너지 절감과 함께 I/O 성능 개선을 목적으로 하여 소형 하드 디스크와 플래시 메모리를 이종의 저장 장치로 가지는 모바일 시스템에 대해 동적 부하 분산 기법을 제안한다. 제안 기법은 부하가 에너지 및 성능 효율적인 방법으로 하드디스크와 플래시 메모리의 이종성의 저장 장치 구성에 대해서 어떻게 효율적으로 분산될 수 있을 것인지를 발견하기 위하여 파일 배치 기법과 버퍼 캐시 관리 기법을 결합하는 접근법을 취한다. 제안한 기법은 폭넓은 시뮬레이션을 통해서 기존의 기법들과 비교하여 이종의 모바일 저장장치들에 대해서 더 개선된 실험 결과를 보이는 것으로 나타났다.