• 대한전자공학회논문지TC
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• 제40권7호
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• pp.273-281
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• 2003

본 논문에서는 AIS(Automatic Identification System)를 위한 새로운 시각 동기 방안을 제안한다. 제안방안은 TCXO(Temperature Compensated Crystal Oscillator)를 기준 클록으로 사용하고, 디지털 제어 발진기(DCO : Digitally Controlled Oscillator), 분주기, 위상 비교기, 그리고 레지스터블록으로 시각 동기를 유지하도록 구성되어 있다. 주 시각 동기원으로는 UTC(Universal Time Coordinated)와 동기된 GPS(Global Positioning System) 수신기의 IPPS(1 Pulse Per Second)를 사용하며 GPS 신호 수신이 불가능할 경우에는 수신 AIS 신호를 사용한다. 전송 클록과 GPS 수신기 IPPS 사이의 시각 오차를 측정하고, DCO를 조정해 측정한 시각 오차를 보상함으로써 전송 클록을 UTC(Universal Time Coordinated)에 동기시킨다. 동기된 전송 클록(960㎐)은 전송 슬롯 발생을 위해서 분주된다. 본 논문에서는 제안한 시각 동기 방안을 시험 제작한 자동 식별 장치와 상용 자동 식별 장치의 연동을 통하여 검증하였고, 실험 결과는 AIS 기술 표준(ITU-R M.1371-1)에서 제시한 시작 동기 사양을 만족함을 확인하였다.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.1-8
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• 2009

본 논문에서는 아날로그 및 디지털 집적시스템에서 사용될 수 있는 온도변화에 무관한 파워-업 검출기 회로를 제안하였다. 제안된 파워-업 검출기는 트랜지스터의 문턱전압과 이동도의 상호 온도보상 기술을 이용하여 nMOS 분압기와 pMOS 분압기의 출력 전압이 온도에 무관한 특성을 갖도록 하여 온도 변화에 따른 파워-업 전압의 변화량을 최소화하였다. 68-nm CMOS 공정을 이용한 시뮬레이션 결과, 제안된 파워-업 검출기는 파워-업 전압 1.0V 기준으로 $-30^{\circ}C$에서 $90^{\circ}C$의 온도변화 조건에서 4 mV의 매우 작은 파워-업 감지 전압 변화량을 갖는 출력 특성을 보였고, 기존 회로에 비해 92.6%의 파워-업 감지 전압 변화량 감소를 확인하였다.

• 대한전자공학회논문지SD
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• 제46권7호
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• pp.61-67
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• 2009

본 논문에서는 0.25-$\mu$m 디지털 CMOS공정으로 제작된 UHF대역 RFID를 위한 무선통신용 쿼드러처(Quadrature) 출력이 가능한 Integer-N방식의 PLL 주파수 합성기를 설계 및 제작하여 측정하였다. Integer-N 방식의 주파수 합성기의 주요 블록인 쿼드러처 전압제어 발진기(Voltage Controeld Oscillator, VCO)와 위상 주파수 검출기(Phase Frequency Detector, PFD), 차지 펌프(Charge Pump, CP)를 설계하고 제작하였다. 전압제어발진기는 우수한 위상노이즈 특성과 저전력 특성을 얻기 위해 LC 공진기를 사용하였으며 전압제어 가변 캐패시터는 P-channel MOSFET의 소스와 드레인 다이오드를 이용하여 설계되었으며 쿼드러처 출력을 위해 두 개의 전압제어발진기를 서로 90도 위상차를 가지도록 설계하였다. 주파수 분주기는 프리스케일러(Pre-scaler)와 아날로그 디바이스사의 칩 ADF4111을 사용하였으며 루프 필터는 3차 RC필터로 설계하여 측정하였다. 측정결과 주파수 합성기의 RF 출력 전력은 50옴 부하에서 -13dBm이고, 위상 잡음은 100KHz offset 주파수에서 -91.33dBc/Hz 이었으며, 동작 주파수영역은 최소 930MHz에서 최대 970MHz이고 고착시간은 약 600$\mu$s이다.

• 한국전자파학회논문지
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• 제18권8호
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• pp.964-969
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• 2007

본 논문에서는 모바일 RFID 시스템 환경을 제시하였고, 그 환경에 적합한 저 잡음 차동 콜피츠 전압 제어 발진기를 구현하였다. 밀집 리더 환경에 맞춘 전압 제어 발진기는 $0.35{\mu}m$ 공정을 사용하였고, 주파수 범위는 RFID 주파수 범위인 $860{\sim}960 MHz$를 포함시킬 수 있도록 $1.55{sim}2.053 GHz$로 설계하였다. 2분주기 출력에서 측정한 위상 잡음은 오프셋 주파수가 40 kHz일 때 -106 dBc/Hz로 측정되었고, 1MHz일 때에는 -135 dBc/Hz로 측정되었다. 5 비트의 디지털 튜닝을 이용하여 낮은 발진기 이득(<45 MHz/V)을 갖게 하여 주파수 합성기에서의 위상 잡음 특성을 좋게 하였다. 설계한 차동 콜피츠 발진기의 FOM은 1.93 dB로 타 2 GHz 대역의 발진기들 보다 높게 측정되었다.

• 한국전자파학회논문지
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• 제14권8호
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• pp.777-786
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• 2003

본 논문에서는 위성통신에서 사용되는 주파수 합성형 발진기에 대한 위상 잡음원을 분석하고, 주파수 합성기 출력 신호의 위상 잡음 스펙트럼 분포를 보다 더 정확히 예측할 수 있는 위상 잡음 모델을 제안하였다 기준 발진기 및 전압 제어 발진기 출력 주파수를 분주하는 분주기의 위상 잡음을 해석하고, 기준 발진기와 전압 제어 발진기 위상 잡음은 Leeson 모델을 이용하여 1/f$^2$ 이외에 다른 기울기 특성을 갖는 위상 잡음 성분들을 모델링하였다. PLL 발진기에서 각 구성 요소들에 의해 발생되거나 더해지는 잡음은 유용한 신호에 비하여 매우 작으므로 중첩의 원리를 적용하고, 선형 시스템 영역에서 주파수 합성기 회로를 해석하였다. 정립된 위상 예측 모델을 기만으로 주파수 합성기 구성 형태에 따라 각 구성 요소들의 위상 잡음 모델을 적용하여 위성통신용 주파수 합성기의 위상 잡음 스펙트럼 특성을 예측하고, 주파수 합성기를 제작하여 예측 모델과 비교 평가하였다.

• 한국전자파학회논문지
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• 제8권4호
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• pp.323-331
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• 1997

본 논문에서 고효율 평형 증폭기는 기본적으로 두 개의 FET와 입력 전력 분배기, 출력 전력 결합기, 입력 정합회로, 출력 정합회로, 2차 고조파 상호 연결 회로로 구성된다. 2차 고조파 상호 연결 회로는 FET출력 정합회 로의 출력 단자사이에 끼워지므로 2차 고조파 정재파는 두 FET 출력사이에서 발생된다. 전기벽 종단은 단락 회로 종단과 등가이고 고효율을 얻기 위해 펼요한 FET 출력 종단 조건 실현이 가능하다. 실험 결과 증폭기는 1.75 G GHz에 맞추어 설계, 제작되었고 실험 결과 2차 고조파 성분은 기본파에 비해 약 20 dBc 이상을 나타냈고 왜곡 이 1% 이하이다. 또한 약 3W의 출력을 얻었고, 이 출력점에서 75 %의 효율을 얻을 수 있었다. 증폭기의 입력, 출력 VSWR은 각각 1. 27, 1.18을 나타내었다.

• 한국인터넷방송통신학회논문지
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• 제20권5호
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• pp.63-70
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• 2020

본 논문에서는 35 GHz 대역의 군 탐색기용 송수신 모듈을 설계 및 제작하였다. 밀리미터파 대역의 기판 성능과 집적도를 높이기 위해, 4층 액정 폴리머 기판을 개발하였다. 4층 액정 폴리머 기판은 3장의 FCCL 기판과 2장의 접착층으로 구현되었으며, 적층을 위해 기판간의 녹는 점 차이를 이용한 공정을 이용하였다. 스트립선로와 마이크로스트립 선로를 이용하여 기판의 길이에 따른 전송손실을 확인하였고, 35 GHz 대역의 전력분배기를 통해 액정폴리머 기판의 성능을 검증하였다. 이러한 기판을 이용하여 전력증폭기와 저잡음증폭기와 같은 송수신모듈을 구성하는 개별 블록에 대한 성능을 확인한 후, 단일 채널 Ka대역 송수신모듈을 4층 액정 폴리머 기판을 이용하여 개발하였다. 제작한 송수신모듈의 송신출력은 펄스 Duty 10%에서 1.1W 이상, 수신 잡음지수는 8.5 dB 이하, 수신 이득은 17.6 dB 이상의 수신 특성을 갖는다.

• 대한전자공학회논문지TC
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• 제44권1호
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• pp.69-78
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• 2007

T-DMB 및 mobile-DTV를 위한 주파수 합성기를 1.8V $0.18{\mu}m$ CMOS 공정으로 설계하였다. VCO는 PMOS를 사용하여 위상잡음을 감소시켰고, 인덕터와 캐패시터, 버렉터(varactor)를 선택적으로 스위칭하는 기법을 적용하여 920MHz-2100MHz 대역에서 동작이 가능한 것을 확인하였다. 버렉터 캐패시턴스의 선형 특성을 개선하는 버렉터 바이어스 개수를 2개로 최소화 하였고, 버렉터 스위칭 기법으로 $K_{VCO}$(VCO 이득)를 일정하게 유지할 수 있었다. 추가적으로, VCO 이득 보정 회로를 이용해서 VCO 이득을 유지하면서, VCO 이득의 간격을 일정하게 유지하도록 설계하였다. VCO와 PFD, CP, LF는 Cadence Spectre를 이용하여 검증하였고, 분주기는 Spectre와 Matlab Simulink, ModelSim, HSPICE를 이용하여 검증하였다. VCO의 소모 전력은 10mW, 56.3%의 tuning range, 1.58GHz 출력 주파수에서 -127dBc/Hz @ 1MHz offset(오프셋)의 잡음 특성을 확인하였다. 주파수 합성기의 전체 소모 전력은 18mW, 주파수 합성기의 고착시간은 약 $140{\mu}s$이다.

• 한국전자통신학회논문지
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• 제4권4호
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• pp.247-252
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• 2009

본 논문은 전하펌프와 클록트리거 회로를 사용하는 프리스케일러가 포함된 UHF RFID 응용을 위한 900MHz Integer-N 방식의 주파수 합성기를 소개한다. 쿼드러처 출력이 가능한 전압제어발진기와 프리스케일러, 위상주파수검출기와 전하펌프 및 아날로그 고정 검출기는 0.35-${\mu}m$ CMOS 공정으로 설계되었다. 주파수 분주기는 verilog-HDL 모듈을 통해 설계되었으며 mixed-mode 시뮬레이션을 통해 디자인을 검증하였다. 전압제어발진기의 동작 주파수영역은 828MHz에서 960MHz이고 위상이 90도 차이나는 쿼드러처 신호를 출력한다. 시뮬레이션 결과로 위상잡음은 100KHz offset 주파수에서 -102dBc/Hz 이었으며, 고착시간은 896MHz에서 928MHz까지 32MHz step을 천이할 때 4us이다.

• 전기전자학회논문지
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• 제18권2호
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• pp.220-227
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• 2014

이 논문은 Dead-time을 갖는 톱니파 발생기를 이용하여 공통모드와 차동모드 피드백 루프를 구현한 Single-Inductor Dual-Output DC-DC Converter 설계에 관한 내용을 제시하고 있다. 제어회로에는 공통모드와 차동모드 피드백 루프를 Dead-time을 갖는 톱니파 발생기를 이용하여 동시에 사용하였다. 차동모드 피드백 루프에서 duty를 생성하기 위해서 전류 분배기 회로를 사용하여 공통모드 피드백에 의한 duty에 따라 dead-time이 유동적으로 변하는 톱니파형을 만드는 회로인 Dead-time을 갖는 톱니파 발생기를 추가하여 차동모드 피드백 회로를 구성하였다. 0.35um 공정을 사용하여 설계한 SIDO DC-DC Converter는 2.5V 입력으로부터 2.8V와 4.2V의 전압을 출력하며 최대 전력변환 효율은 95%이다. 출력간의 Cross regulation은 출력전류가 2배씩 증가할 경우 Boost1과 Boost2의 출력전압은 각각 3.57%, 4% 수준을 보이고 있다.