• 한국통신학회논문지
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• 제27권5C호
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• pp.506-511
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• 2002

본 논문에서는 널리 알려진 슬롯 라인-마이크로스트립 변환을 이용하여 Ka-band에서 동작하는 도파관 형태의 전력 결합기를 제안하였다. 입력이 구형 도파관이고 출력이 마이크로스트립인 전력 분배기는 구형 도파관-슬롯라인 변환, 슬롯라인-마이크로스트립 변환, 그리고, 임피던스 정합회로 등으로 구성되어 있다. 2-way 전력 결합기는 두개의 슬롯라인-마이크로스트립 변환을, 4-way는 2-way 전력 결합기 2개와 sloltline tee junction을 이용하여 개발되었다. 3차원 유한 요소법을 이용하여 제안된 구조를 수치 해석하여 최적의 특성이 나오도록 설계하였고, 손실이 작은 수정 기판을 사용하여 제작하였다. Back-to-back으로 연결된 전력 결합기를 측정한 결과, 공진 주파수를 제외하면, 2-way 전력 분배기는 25.7∼29.8 GHz에서 삽입손실은 1.0 dB 이하, 반사손실은 15 dB 이상이었고, 4-way의 경우는 26∼28.2GHz에서 삽입손실이 1.0 dB 이하, 반사손실이 15 dB 이상의 우수한 특성을 얻을 수 있었다.

• 전자공학회논문지
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• 제53권12호
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• pp.57-63
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• 2016

본 논문은 $0.18{\mu}m$ 실리콘 CMOS 기술을 이용한 IEEE802.15.4g SUN 체계의 센서노드 무선통신부에 적용할 수 있는 RF 주파수 합성기의 구현에 대하여 기술하였다. 제안한 주파수 합성기는 고속 저잡음 특성을 얻기 위하여 VCO, 프리스케일러, 1/N 분주기, ${\Delta}-{\Sigma}$ 모듈레이터 그리고 PLL 공통 회로 등의 설계 최적화가 이루어졌으며, 특히 VCO는 NP 코어 구조와 13단 캡 뱅크를 각각 적용하여 고속, 저잡음 및 광대역 튜닝 범위를 확보하였다. 제안된 주파수 합성기를 칩으로 제작하여 측정한 결과 출력 주파수 범위는 1483MHz~2017MHz, 위상잡음은 100KHz 오프셋에서는 -98.63dBc/Hz, 1MHz 오프셋에서는 -122.05dBc/Hz로 양호한 특성을 얻을 수 있었다.

• 전자공학회논문지CI
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• 제41권4호
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• pp.31-39
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• 2004

현재 ARM7 TDMI 마이크로프로세서는 소프트웨어 루틴들의 반복 알고리듬을 사용하여 정수 나눗셈 연산을 처리하고 있어 많은 명령어 수와 긴 수행 시간을 갖는다. 본 논문은 ARM7 TDMI 마이크로프로세서의 연산기능 중 구현되지 않은 정수 나눗셈 연산 기능을 제안하였다. 이를 위해 부호 없는 정수 나눗셈 명령어인 ‘UDIV’명령어와 부호 있는 정수 나눗셈 명령어인 ‘SDIV’ 명령어를 새로 정의하였으며, 명령어들의 수행하기 위해 ARM7 TDMI 마이크로프로세서의 데이터 패스에 나눗셈 알고리듬을 적용하였다. 적용한 나눗셈 알고리듬은 비복원 알고리듬이며, 기존의 데이터 패스를 최대한 이용하여 추가되는 하드웨어 유닛을 최대한 줄였다. 제안된 방법을 검증하기 위하여 HDL(Hardware Description Language)을 이용하여 RTL(Register Transfer Level)에서 설계하여 시뮬레이션 하였으며, 현재 ARM7 TDMI 마이크로프로세서의 정수 나눗셈 연산 처리 방법과 제안된 구조에서의 정수 나눗셈 연산 처리 방법을 수행 시간과 수행 명령어 수 측면에서 비교하였으며, 기존의 논문에서 제안한 정수 나눗셈기와 수행 시간과 추가되는 하드웨어 면적을 비교하였다.

• 전자공학회논문지
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• 제53권2호
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• pp.27-35
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• 2016

본 논문에서는 위상고정루프를 이용한 낮은 지터 성능을 갖는 스마트 오디오 디바이스용 이중출력 주파수 합성기를 제안하였다. 제안하는 주파수 합성기는 1.8 V 동부 $0.18-{\mu}m$ CMOS 공정을 이용하여 설계하였다. 다양한 오디오 샘플링 주파수를 출력하기 위해 3차 시그마-델타 모듈레이션을 이용하여 fraction-N 디바이더를 설계하였다. 오디오 반도체에서 요구되는 낮은 지터 성능을 만족 시키기 위해 인-밴드 잡음을 분석, 최적화 하였다. $0.6mm^2$의 칩 사이즈를 가지고 0.6 MHz-200 MHz의 출력 주파수를 갖는다. 모든 모드에서 측정된 지터는 11.4 ps-21.6 ps 이다.

• 한국전자파학회논문지
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• 제17권8호
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• pp.732-738
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• 2006

10 GHz까지 동작하는 주파수 1/2 분배기와 주파수 1/4 분배기를 설계하였다. 회로에 사용된 설계 방법은 단일 위상 분주 방식이다. 단일 위상 분주 방식 분배기는 단 하나의 클럭 신호만을 필요로 하고 회로를 구성하는 소자도 크기가 작은 능동 소자로 이루어져 구조가 매우 간단한 장점이 있다. 측정을 통하여 바이어스 전압이 높아질수록 free running 주파수와 동작 주파수 영역이 높아짐을 확인할 수 있었다. 주파수 1/2 분배기와 주파수 1/4 분배기 회로에 바이어스 전압 $3.0{\sim}4.0V$, 입력 파워 16 dBm, 오프셋 전압 $1.5{\sim}2.0V$, 10 GHz 입력 신호를 가했을 때 입력 주파수의 1/2, 1/4에 해당하는 5 GHz, 2.5 GHz의 출력 신호를 각각 얻을 수 있었다. 주파수 1/2 분배기의 레 이 아웃 크기는 $500{\times}500 um^2$이고 측정용 패드와 연결 부분을 제외한 순수한 레이아웃 크기는 $50{\times}40 um^2$이다.

• Journal of electromagnetic engineering and science
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• 제13권3호
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• pp.178-185
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• 2013

This paper introduces a high-efficiency, high-gain, broadband quasi-Yagi antenna, and its four-element array for use in 60-GHz wireless communications. The antenna was fed by a microstrip-to-slotline transition consisting of a curved microstripline and a circular slot to allow broadband characteristics. A corrugated ground plane was employed as a reflector to improve the gains in the low-frequency region of the operation bandwidth, and consequently, to reduce variation. The single antenna yielded an impedance bandwidth of 49 to 69 GHz for $|S_{11}|$ <-10dB and a gain of >12.0 dBi while the array exhibited a bandwidth of 52 to 68 GHz and a gain greater than 15.0 dBi. Both proposed designs had small gain variations (${\pm}0.5$ dBi) and high radiation efficiency (>95%) in the 60-GHz bands. The features of the proposed antenna were validated by designing, fabricating, and testing a scaled-up configuration of the single antenna at the 15-GHz band. The measurements resulted in an impedance bandwidth of 13.0 to 17.5 GHz for $|S_{11}|$ <-10dB, a gain of 10.1 to 13.2 dBi, and radiation efficiency in excess of 88% within this bandwidth. Additionally, the 15-GHz antenna yielded quite symmetric radiation profiles in both E- and H-planes, with a high front-to-back ratio.

• 한국의학물리학회:학술대회논문집
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• 한국의학물리학회 2002년도 Proceedings
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• pp.331-334
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• 2002

It has been reported that maximum-likelihood position-estimation (MLPE) algorithms offer advantages of improved spatial resolution and linearity over conventional Anger algorithm in gamma cameras. The purpose of this study is to evaluate the performances of the noise models, Poisson and Gaussian, in MLPE for the localization of photons in a small gamma camera (SGC) using NaI(Tl) plate and PSPMT. The SGC consists of a single NaI(Tl) crystal, 10 cm diameter and 6 mm thick, optically coupled to a PSPMT (Hamamatsu R3292-07). The PSPMT was read out using a resistive charge divider, which multiplexes 28(X) by 28(Y) cross wire anodes into four channels. Poisson and Gaussian based MLPE methods have been implemented using experimentally measured light response functions. The system resolutions estimated by Poisson and Gaussian based MLPE were 4.3 mm and 4.0 mm, respectively. Integral uniformities were 29.7% and 30.6%, linearities were 1.5 mm and 1.0 mm and count rates were 1463 cps and 1388 cps in Poisson and Gaussian based MLPE, respectively. The results indicate that Gaussian based MLPE, which is convenient to implement, has better performances and is more robust to statistical noise than Poisson based MLPE.

• 전자공학회논문지
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• 제50권6호
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• pp.43-55
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• 2013

본 논문에서는 원통형태의 배열구조에서 수평면(H-plane), 수직면(E-Plane) 빔조향 특성을 갖는 원통형 능동위상배열 안테나를 제안하였다. 상호결합특성이 우수한 접힌 다이폴 안테나를 원통의 배열구조에 적합하도록 설계하고, 수직과 수평으로 $8{\times}8$ 원통 배열구조를 갖는 지향성 배열안테나와 전력 분배를 위한 결합분배기를 설계 및 제작하였다. 원통배열 안테나의 복사소자 배열 간격은 반전력 빔폭과 빔 조향 시 그레이팅로브가 발생하지 않도록 결정하였다. 안테나의 빔 조향은 송수신장치 내부의 6비트 위상변위기를 이용하여 구현하였으며, 안테나 빔조향 시 수평면으로 -24도 ~ 24도, 수직면 기준으로 0도 ~ 36도의 빔조향 특성을 갖도록 고안되었다.

• 대한전자공학회논문지SD
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• 제43권4호
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• pp.38-48
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• 2006

본 논문에서는 DMB(Digital Multimedia Broadcasting) 단말기에서 사용하기 위하여 유클리드(Euclid) 알고리즘 기반의 RS(255,239,t=8) 복호기를 설계하였다 DMB는 휴대 단말기 상에 방송서비스 제공이 목적이므로 사용된 RS 복호기는 면적이 작아야 하며 실시간처리를 위해 복호 지연시간이 짧아야 한다. 두 조건을 만족시키기 위해 에러의 위치 및 크기를 찾는 방법으로 유클리드 알고리즘을 수정하여 사용하였다. 유클리드 알고리즘 상에서 유한체 나눗셈 연산을 위해 사용하는 Inverse ROM을 17 클럭을 소모하는 나눗셈기로 대체하여 면적을 줄였으며, 유한체 나눗셈기로 인한 지연 시간을 줄이기 위해 차수 연산 없이 유클리드 알고리즘의 동작 제어가 가능한 수정된 유클리드 알고리즘을 제안하였다. 제안한 유클리드 알고리즘은 기본 유클리드 알고리즘에 비해 비슷한 지연시간 조건 하에서 면적을 25% 정도 줄일 수 있었다. 삼성 STD130 $0.18{\mu}m$ 표준 셀 라이브러리를 이용하여 Synopsys 상에서 합성한 결과 유클리드 블록은 30,228개의 게이트수를 가지며 288 클럭을 소모하였으며, 전체 RS 복호기의 크기는 약 45,000 게이트였다.

• 센서학회지
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• 제6권2호
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• pp.137-144
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• 1997

본 논문에서 설계된 시스템은 ${\pm}2.5\;V$ 또는 +5 V의 환경에서 40 MS/s의 샘플링 속도로 약 70 mW의 정전력을 소비하는 고속 신호 처리용 CMOS 10 비트 파이프라인 A/D 변환기이다. 제안된 A/D 변환기는 각 단 사이의 신호를 빠르게 처리하고, 비교기 옵셋에 대한 넓은 보정 범위를 허용하기 위해 단당 1.5 비트 구조를 사용하였다. 고속 저전력 파이프라인 A/D 변환기의 설계를 인해 특별한 성능을 가진 연산 증폭기를 필요로 함에 따라 기존의 폴디드-캐스코드 구조를 기본으로한 이득 향상 구조의 연산 증폭기를 설계하였다. 특히, 연산 증폭기 자동 설계 도구인 SAPICE의 자체 개발로 최적의 성능을 가진 연산 증폭기를 구현하였다. 그리고 신호 비교 시에 소비되는 전력을 감소시키기 위해 정전력을 거의 소비하지 않는 비교기를 채용하였다. 제안된 A/D 변환기는 $1.0{\mu}m$ n-well CMOS 공정을 이용하였으며 ${\pm}0.6$ LSB의 DNL, +1/-0.75 LSB의 INL, 그리고 9.97 MHz의 입력 신호에 대해 56.3 dB의 SNDR의 특성을 보였다.