본 논문은 ATSC(Advanced Television System Committee) 8VSB(Vestigial Side Band) 방식의 디지털 지상파 TV 시스템에서 수신 채널 등화기의 수렴속도와 MSE(Mean Square Error) 성능을 개선하기 위한 DCT HLMS DFE(Discrete Cosine Transform Hierarchical Least Mean Square Decision Feedback Equalizer) 알고리즘을 제안한다. 제안한 알고리즘은 기존의 LMS(Least Mean Square) DFE 를 계층적 구조의 서브필터로 변형함으로써 수신 데이터 상관 행렬의 고유값 범위를 줄인다. 또한, DCT와 전력추정 알고리즘을 사용하여 다중경로 수신환경에서 수신 신호의 왜곡 및 지연에 따른 입력데이터에 대한 고유값 확산을 작게 한다. 전산 모의실험 결과, 제안한 DCT HLMS DFE는 ATTC(Advanced Television Technology Center)가 제시한 디지털 지상파 TV 방송 채널 중 A, B 그리고 F 채널에서 채널 등화 이후의 심볼 에러율이 0.2일 때 기존의 LMS BFE 보다 SNR이 각각 약 3.8dB, 5dB 그리고 2dB 개선되었다.
지상파 디지털 TV 신호를 등화하기 위한 이중모드 블라인드 판정귀환 등화기(dual-mode blind decision feedback equalizer)를 제안한다. 제안한 이중모드 판정귀환 등화기는 채널 상태에 따라 판정의거 모드 또는 블라인드 모드에서 동작한다. 등화기의 탭 계수 갱신에 사용될 오차 신호를 판정의거 모드 또는 블라인드 동작 모드에서 발생시킴으로써 탭 계수 갱신의 신뢰도를 높일 뿐만 아니라, 채널의 왜곡 정도에 따라 등화기의 동작이 판정의거 모드와 블라인드 모드 간을 자동 전환함으로써 채널 특성의 변화를 추적할 수 있다. 모의실험을 통해 다양한 정적 및 다이내믹 다중경로 채널 하에서 8-VSB(vestigial sideband) 변조된 디지털 TV 신호에 적용하여 제안한 등화 기법과 종래의 방법에 의한 성능을 평균 자승 오차(mean square error: MSE)와 심벌 오율(symbol error rate: SER) 관점에서 비교, 제안한 방법의 유용성을 확인하였다.
본 논문에서는 단일-극 커패시터 방식의 터치센서를 위한 incremental 델타-시그마 아날로그-디지털 변환기를 설계하였다. 델타-시그마 모듈레이터의 구조는 단일비트 2차 cascade of integrators with distributed feedback(CIFB)를 사용하였으며 $0.18-{\mu}m$ CMOS 공정을 이용하여 제작하였다. Incremental 델타-시그마 아날로그-디지털 변환기의 입력으로 이어지는 센서가 넓은 입력 범위를 얻고 높은 정확성을 가지도록 변환기 앞에 shielding 신호와 디지털적으로 조절 가능한 오프-셋 커패시터를 위치시켰다. 본회로의 공급전압은 2.6 V에서 3.7 V이며 ${\pm}10-pF$의 입력범위를 가지고 fF 이하의 해상도를 필요로 하는 단일-극 커패시터 방식의 터치센서에 적합하다.
본 연구는 전문대학 공학계열 학생들의 수학 기초학습능력과 문제해결능력 신장을 위한 공학수학 수업모형의 설계원리를 도출하고 개발하는 데 목적이 있다. 본 연구를 위해서 첫째, D 대학 디지털전자과의 교수 학습환경 분석과 함께 산업체 및 졸업생을 대상으로 한 요구분석을 실시하였고, 둘째, 요구분석 결과와 관련 선행연구를 바탕으로 공학수학 수강생들의 기초수학학습능력과 문제해결능력 신장을 위한 수업모형의 기반 설계이론을 도출하였다. 연구 결과, 수업모형의 기반 설계이론으로는 (1) 수학 기본개념과 반복훈련을 통해서 수학 기초학습능력을 높이고, (2) 동료 학습자간 협력적 문제해결활동을 통해서 문제해결능력을 신장하고, (3) 학습자의 성찰을 촉진하고 학습자의 수업활동에 대한 교수자의 체계적인 점검과 즉각적인 피드백을 제공하고, (4) 최근 온라인과 모바일 환경에 익숙한 학습자들이 자기주도적으로 학습할 수 있는 환경을 제공하는 것이다.
본 논문은 미리 설계된 타카기-수게노 퍼지 모델 기반 아날로그 제어기를 상태 정합의 의미에서 등가인 샘플치 제어기로 효율적으로 변환하기 위해, 관측기 기반 출력 궤환 퍼지 제어기에 대한 지능형 디지털 재설계 기법을 제안한다. 아날로그 제어 시스템과 샘플치 제어 시스템 사이의 점근적 연관성을 위해 델타 연산자를 사용한다. 지능형 디지털 재설계 문제는 정합될 선형 연산자 간의 놈의 거리를 최소화하는 문제로 생각한다. 제어기 설계 조건은 선형행렬부등식의 형태로 유도되며, 디지털 재설계시 관측기와 제어기에 대한 분리 설계 조건이 만족함을 보인다.
본 연구의 목적은 플랫폼 노동시장에서 신규 구직자의 임금수준이 첫 업무획득기간에 어떠한 영향을 주는지 분석하는 것이다. 최근 플랫폼 노동시장은 실업률 증가를 해결하기 위한 대안의 하나로 주목받고 있다. 플랫폼 노동시장에서 양질의 일자리를 창출하기 위해서는 고용주와 고용인 간의 신뢰형성이 중요하다. 기존 연구에서는 이전 고용주의 피드백이 고용주와 고용인간의 정보 비대칭 문제해결을 위해 중요하다고 하였다. 다만, 첫 번째 업무를 획득하지 못한 신규 구직자의 경우 이전 고용주에 의한 피드백이 존재하지 않는다. 이에 본 연구는 플랫폼에서는 임금이 고용주가 아닌 구직자들에 의해 스스로 제시된다는 점에 착안하여 신규 구직자의 낮은 임금이 구직기간 단축에 영향을 줄 수 있는지 확인하고자 한다. 이를 위해 Freelancer.com에서 발췌한 3,704명의 구직자 정보를 사용한다. 생존 분석 결과에 따르면, 플랫폼 노동시장에서 신규 구직자의 낮은 임금은 구직기간 단축에 유의한 영향을 주는 것으로 나타났다.
A multirate state feedback control (MRSFC) method is proposed for systems sensitive to disturbance and noise based on the multirate estimator design using current estimator. MRSFC updates the controller output slower than the measurement sampling fiequency of system output by a lifting factor $R=T_c/T_s$ The closed-loop MRSFC system is less sensitive to disturbance and noise due to filtering effect than the conventional single-rate control system The multirate estimator gain can be obtained by solving a conventional pole placement problem such that MRSFC has the same spectrum of eigenvalues in the s-plane as the single-rate control. We applied the proposed multirate state feedback controller to a galvanometer servo system Simulation and experimental results show that settling and tracking performances are improved compared with a conventional single-rate pole placement control (PPC).
A new architecture for high-speed implementation of adaptive decision-feedback equalizer (ADFE) applicable to wide-band digital wireless modems is described. Rather than using conventional two's complement arithmetic, a novel complex-valued filter structure is devised, which is based on redundant binary (RB) arithmetic. The proposed RB complex-valued filter reduces the critical path delay of ADFE, as well as leads to a more compact implementation than conventional methods. Also, the carry-propagation free (CPF) operation of the RB arithmetic enhances its speed. To demonstrate the proposed method, a prototype chip set is designed. They are designed to contain two complexvalued filter taps along with their coefficient updating circuits, and can be cascaded to implement loger filter taps for high bit-rate applications.
본 논문에서는 고밀도 DVD(Digital Versatile Disc) 시스템(4.7GB~l5GB)을 위한 신호 검출기법을 제안하고 FPGA로 구현한다. 본 논문에서 제안하는 FDTrS/DF (Fixed Delay Trellis Search with Decision Feedback)는 트렐리스 구조를 사용하므로 FDTS/DF나 SSD/DF(Signal Space Detection with Decision Feedback)와 같이 이진 가지 구조를 사용하는 신호검출방식에 비해 더 나은 성능을 얻을 수 있다. 또한 FDTrS/DF는 한 단의 트렐리스 구조를 사용해 역추적을 하지 않으므로 하드웨어의 복잡도와 속도면에서 향상된 결과를 얻을 수 있다. 또한 본 논문에서는 하드웨어 구현 시 동작 속도의 향상을 위해 파이프라인 기법과, 계산량 감소를 위해 절대값 분기거리를 사용한다.
The characteristics of servo systems are desired to be independent for any unpredicted operational condition. The relation between input current and output flowrate of the servovalve is dependent on the load pressure and the idea of compensation using the load pressure feedback is fundamental theory in this paper. With this idea, this paper researches the performance improvement of hydraulic position control system. Static characteristics of compensated system is analyzed by means of analog computer simulation, digital computer simulation and experiment for nonlinear model and linearized model, respectively.
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[게시일 2004년 10월 1일]
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