• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 춘계종합학술대회
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• pp.307-310
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• 2001

디지털 통신 시스템의 기저대역 신호처리 회로의 핵심 연산블록으로 사용될 수 있는 파라미터화 된 복소수 승산기 IP (Intellectual Property)를 설계하였다. 사용자의 필요에 따라 승수와 피승수의 비트 수를 8-b∼24-b 범위에서 2-b 단위로 선택할 수 있도록 파라미터화 하였으며, GUI 환경의 코어 생성기 (PCMUL_GEN)에 의해 지정된 비트 치기의 복소수 승산기의 VHDL 코드를 생성한다. 설계된 복소수 승산기 IP 코어는 redundant binary (RB) 수치계와 본 논문에서 제안하는 새로운 방식의 radix-4 Booth 인코딩/디코딩 회로를 적용함으로써, 내력 구조 및 배선이 단순화되어 고집적/고속/저전력의 장점을 갖는다. 설계된 IP는 Xilinx FPGA 보드로 구현하여 기능을 검증하였다.

• Journal of Information Processing Systems
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• 제8권1호
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• pp.159-174
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• 2012

This paper presents a study on a high-performance design for a block cipher algorithm implemented on modern many-core graphics processing units (GPUs). The recent emergence of VLSI technology makes it feasible to fabricate multiple processing cores on a single chip and enables general-purpose computation on a GPU (GPGPU). The GPU strategy offers significant performance improvements for all-purpose computation and can be used to support a broad variety of applications, including cryptography. We have proposed an efficient implementation of the encryption/decryption operations of a block cipher algorithm, SEED, on off-the-shelf NVIDIA many-core graphics processors. In a thorough experiment, we achieved high performance that is capable of supporting a high network speed of up to 9.5 Gbps on an NVIDIA GTX285 system (which has 240 processing cores). Our implementation provides up to 4.75 times higher performance in terms of encoding and decoding throughput as compared to the Intel 8-core system.

• Journal of Communications and Networks
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• 제9권3호
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• pp.265-273
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• 2007

This paper expands an analytical performance model of 802.11 to accurately estimate throughput and energy demand of 802.11-based wireless sensor network (WSN) when sensor nodes employ Reed-Solomon (RS) codes, one of block forward error correction (FEC) techniques. This model evaluates these two metrics as a function of the channel bit error rate (BER) and the RS symbol size. Since the basic recovery unit of RS codes is a symbol not a bit, the symbol size affects the WSN performance even if each packet carries the same amount of FEC check bits. The larger size is more effective to recover long-lasting error bursts although it increases the computational complexity of encoding and decoding RS codes. For applying the extended model to WSNs, this paper collects traffic traces from a WSN consisting of two TIP50CM sensor nodes and measures its energy consumption for processing RS codes. Based on traces, it approximates WSN channels with Gilbert models. The computational analyses confirm that the adoption of RS codes in 802.11 significantly improves its throughput and energy efficiency of WSNs with a high BER. They also predict that the choice of an appropriate RS symbol size causes a lot of difference in throughput and power waste over short-term durations while the symbol size rarely affects the long-term average of these metrics.

• 방송공학회논문지
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• 제13권1호
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• pp.119-127
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• 2008

Transmission of video over Internet or wireless network requires coded stream capable of adapting to dynamic network conditions instantly. To meet this requirement, various scalable video coding schemes have been developed, among which the Scalable Video Coding (SVC) extension of the H.264/AVC is the most recent one. In comparison with the scalable profiles of previous video coding standards, the SVC achieves significant improvement on coding efficiency performance. For adapting to dynamic network bandwidth, the SVC employs inter-layer switching between different temporal, spatial or/and fidelity layers, which is currently supported with instantaneous decoding refresh (IDR) access unit. However, for real-time adaptability, the SVC has to frequently employ the IDR picture, which dramatically decreases the coding efficiency. Therefore, an extension of SP picture from the AVC to the SVC for an efficient inter-layer switching is investigated and presented in this paper. Simulations regarding the adaptability to dynamic network bandwidth are implemented. Results of experiment show that the SP picture added SVC provides an average 1.2 dB PSNR enhancement over the current SVC while providing similar adaptive functionality.

• Journal of Semiconductor Engineering
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• 제2권3호
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• pp.136-141
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• 2021

This paper analyzes the tree expansion for multiple-input multiple-output (MIMO) detection in the viewpoint of hardware implementation. The tree expansion is to calculate path metrics of child nodes performed in every visit to a node while traversing the detection tree. Accordingly, the tree-expansion unit (TEU), which is responsible for such a task, has been an essential component in a MIMO detector. Despite the paramount importance, the analyses on the TEUs in the literature are not thorough enough. Accordingly, we further investigate the hardware complexity of the TEUs to suggest a guideline for selection. In this paper, we focus on a pair of major ways to implement the TEU: 1) a full parallel realization; 2) a transformation of the formulae followed by common subexpression elimination (CSE). For a logical comparison, the numbers of multipliers and adders are first enumerated. To evaluate them in a more practical manner, the TEUs are implemented in a 65-nm CMOS process, and their propagation delays, gate counts, and power consumptions were measured explicitly. Considering the target specification of a MIMO system and the implementation results comprehensively, one can choose which architecture to adopt in realizing a detector.

• 대한전자공학회논문지TE
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• 제39권4호
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• pp.355-355
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• 2002

본 논문에서는 디지털 오디오의 하드웨어 설계 시 가장 중요하고 고집적도를 요구하는 부동소수점 유닛을 설계하였다. 대부분의 모든 오디오 시스템이 다채널을 지원하고 고음질을 요구한다. 하드웨어로 구현한 부동소수점 연산기는 MPEG-2 AAC 복호기를 DSP로 구현 시 실시간 디코딩이 가능하도록 설계하였다. 그 이유는 오디오 분야에서 MPEG-2 AAC는 MPEG-4 이후 오디오와 상호 호환성을 갖기 때문이다. MPEG-2 AAC 디코더에서 가장 많은 연산부분을 차지하는 부동소수점유닛의 속도향상을 위하여 하드웨어로 설계하였다. FPU는 승산기와 가산기로 구성되어있다. 승산기는 Radix-4 Booth알고리즘을 사용하였고 가산기는 속도향상을 위하여 1의 보수 방식을 채택하였다. 부동소수점 형식은 지수부에 8bit 가수부에 24bit를 사용한다. IEEE 단정도 포맷과 호환되도록 설계하였으며, 연산기의 속도를 향상시키기 위하여 파이프라인 구조를 채택하였다. 모든 세부블록들은 ISO/IEC 13818-7 표준에 의거하여 구현하였다. 알고리즘 테스트는 C언어를 사용하였고, 설계는 VHDL(VHSIC Hardware Description Language)을 사용하였다. 최대동작속도는 23.2MHz이고, 안정상태의 동작속도는 약 19MHz이다.

• 한국컴퓨터정보학회논문지
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• 제14권2호
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• pp.9-16
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• 2009

광대역 네트워크의 발달과 함께 멀티미디어 산업의 발달은 IPTV와 같은 디지털 콘텐츠 시장의 확산을 가져오고 있다. 이러한 배경 속에서 멀티미디어에 대한 욕구를 만족시키기 위해 Time-Shift 시스템이 개발되었다. 이 시스템은 시간(Time)에 대한 독립적 특성만 강조되었기 때문에 장소(Place)와 상황(Occasion)에 대해서는 독립적이지 못하다. 이러한 문제를 해결하기 위해서 본 논문에서는 휴대용 멀티미디어 디바이스를 위한 TPO(Time, Place, Occasion)-Shift 시스템에 대한 설계를 제안한다. 휴대용 멀티미디어 디바이스에서 지원 가능한 프로파일과 일반 셋탑박스에서 지원 가능한 프로파일은 다르고, 휴대용 디바이스에서는 대용량의 멀티미디어 데이터를 무한정으로 저장할 수 없기 때문에 한정된 양의 데이터를 원하는 프로파일로 계속저장하는 것이 설계의 핵심이다. 따라서 보다 효율적인 버퍼 관리를 위해서 지정시간 단위의 바스켓을 구성하고, 바스켓의 파일이름에 시간정보를 삽입함으로써 새로운 콘텐츠 구성을 위한 DTS(Decoding Time Stamp) 정보로 파일이름을 사용할 수 있다. 따라서 트랜스코딩을 통하여 데이터 변환할 때, DTS정보를 이용하여 새로운 포맷의 콘텐츠를 휴대용 멀티미디어 디바이스에 구성할 수 있게 된다. 또한 바스켓 기반의 버퍼시스템를 이용하여 모바일 디바이스에 실시간으로 컨텐츠를 구성하고 셋탑박스내에서 메모리를 적게 사용한다. 본 논문에서 제안한 TPO-Shift시스템은 윈도우즈 비스타의 환경에서 다이렉트쇼(Directshow) 재생기를 이용한 셋탑박스, 그리고 휴대용 디바이스인 MS340 단말기로 구현하였으며, 실시간으로 TPO-Shift 시스템을 충분히 실행함을 확인할 수 있었다.

• 방송공학회논문지
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• 제17권5호
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• pp.742-755
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• 2012

본 논문에서는 high efficiency video coding (HEVC) 복호화기의 디블록킹 필터를 병렬화할 때 발생하는 작업량 불균형 문제를 해결하는 병렬화 방법을 제안한다. HEVC의 디블록킹 필터는 인-루프 필터로써 먼저 수직 에지에서 필터링을 수행한 후, 수평 에지에서 필터링을 수행한다. 수직 및 수평 에지에 대해 필터링을 수행하는 경우 주변 에지와 의존성이 없기 때문에 데이터 레벨의 병렬화를 통하여 복호화를 고속화 할 수 있다. 그러나 데이터 레벨 병렬화 방법을 통해 데이터가 균등하게 분할된 경우에도 영역 간의 작업량은 불균등 할 수 있으며, 이는 복호화기의 병렬화 성능을 저하시킨다. 본 논문에서는 coding tree block (CTB)에서 coding unit (CU)의 깊이 정보를 사용하여, 현재 프레임에 대한 디블록킹 필터링 과정의 연산량을 예측하고, 이를 통해 각 코어에 동등한 작업량이 분배되게 함으로써 작업량 불균형 문제를 해결하였다. 실험 결과, 제안하는 작업량 예측 기반의 데이터 레벨 병렬화 방법은 단일 코어를 사용하여 디블록킹 필터를 수행하는 것에 비하여 64.3%의 평균 시간 감소 (average time saving; ATS)를 얻었고, 기존의 균등 분할 데이터 레벨 병렬화 방법보다 평균 6.7%, 최대 13.5% 감소를 얻었다.

• 대한의용생체공학회:의공학회지
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• 제28권2호
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• pp.212-217
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• 2007

As a preliminary study for the development of electrical stimulation strategy of artificial retina, we set up a method fur the reconstruction of input intensity variation from retinal ganglion cell(RGC) responses. In order to estimate light intensity variation, we used an optimal linear filter trained from given stimulus intensity variation and multiple single unit spike trains from RGCs. By applying ON/OFF stimulation(ON duration: 2 sec, OFF duration: 5 sec) repetitively, we identified three functional types of ganglion cells according to when they respond to the ON/OFF stimulus actively: ON cell, OFF cell, and ON-OFF cell. Experiments were also performed using a Gaussian random stimulus and a binary random stimulus. The input intensity was updated once every 90 msec(i. e. 11 Hz) to present the stimulus. The result of reconstructing 11 Hz Gaussian and binary random stimulus was not satisfactory and showed low correlation between the original and reconstructed stimulus. In the case of ON/OFF stimulus in which temporal variation is slow, successful reconstruction was achieved and the correlation coefficient was as high as 0.8.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.391-396
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• 2013

본 논문에서는 고성능 HEVC 복호기 설계를 위해 SAO(Sample Adaptive Offset)의 수행시간 단축과 연산량, 하드웨어 면적 감소를 위한 하드웨어 구조를 제안한다. 제안하는 SAO 하드웨어 구조는 $8{\times}8$ CU(Coding Unit)를 처리하는 연산기를 구성하여 하드웨어 면적을 최소화하고, 내부레지스터를 이용하여 $64{\times}64$ CU의 처리를 지원한다. 또한 기존 SAO의 top-down 블록분할 구조 대신 bottom-up 블록분할 구조로 설계하여 연산시간 및 연산량을 최소화한다. 제안한 SAO 하드웨어를 TSMC $0.18{\mu}m$ CMOS 표준 셀 라이브러리 이용해 합성한 결과 게이트 수는 30.7k개의 로직게이트로 구현되며 최대동작주파수는 250MHz이다. 제안한 SAO 하드웨어 구조는 하나의 매크로 블록을 복호화하는데 64사이클이 소요된다.