• Smart Structures and Systems
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• 제14권6호
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• pp.1197-1220
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• 2014

Accurate actuator tracking is critical to achieve reliable real-time hybrid simulation results for earthquake engineering research. The frequency-domain evaluation approach provides an innovative way for more quantitative post-simulation evaluation of actuator tracking errors compared with existing time domain based techniques. Utilizing the Fast Fourier Transform the approach analyzes the actuator error in terms of amplitude and phrase errors. Existing application of the approach requires using the complete length of the experimental data. To improve the computational efficiency, two techniques including data decimation and frequency decimation are analyzed to reduce the amount of data involved in the frequency-domain evaluation. The presented study aims to enhance the computational efficiency of the approach in order to utilize it for future on-line actuator tracking evaluation. Both computational simulation and laboratory experimental results are analyzed and recommendations on the two decimation factors are provided based on the findings from this study.

• 한국군사과학기술학회지
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• 제24권5호
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• pp.475-481
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• 2021

The on-board processor of satellite Synthetic Aperture Radar(SAR) digitizes the back-scattered echoes and transmits them to the ground. As satellite SAR image of various operating conditions including broadband and high resolution is required, an enormous amount of SAR data is generated. Decimation filter is used for data compression to improve the transmission efficiency of these data. Decimation filter is implemented with the FIR(Finite Impulse Response) filter and here, the decimation ratio and tap length are constrained by resource requirements of FPGA used for implementation. This paper suggests to use a non-integer ratio decimation filter in order to optimize the data transmission efficiency. Also, it proposes a filter design method that remarkably reduces the resource constraints of the FPGA in-use via applying a polyphase filter structure. The required resources for implementing the proposed filter is analysed in this paper.

• 대한전자공학회논문지SD
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• 제37권5호
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• pp.16-22
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• 2000

본 논문은 HPO 홀로그램의 산란패턴을 전송하는데 적용 가능한 데이터 압축 알고리즘을 제시한다. 제시된 알고리즘은 홀로그램 데이터를 decimation 하기 위해서 변조함수를 이용해서 홀로그램 패턴의 대역폭을 압축시킨 것으로 수신단에서 데이터 복원을 위해서 인터폴레이션 과정이 필요하다. 압축 알고리즘 및 압축률의 유도와 함께 수신단에서 영상이 복원될 때 복원영상의 해상도 및 고조파(harmonic) 간섭영상의 주기를 분석한다. 마지막으로 시뮬레이션을 통해서 undersampling된 홀로그램 패턴에 대해 직접 복원시킨 결과와 변조함수에 의한 decimation 및 인터폴레이션 과정을 거친 후 복원시킨 결과를 비교하여 제시된 방법의 타당성을 보인다.

• 반도체디스플레이기술학회지
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• 제20권3호
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• pp.71-76
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• 2021

Digital decimation filters are used in various digital signal processing systems using ADCs, including digital communication systems and sensor network systems. When the sampling rate of digital data is reduced, aliasing occurs. So, an anti-aliasing filter is necessary to suppress aliasing before down-sampling the data. Since the anti-aliasing filter has to have a sharp transition band between the passband and the stopband, the order of the filter is very high. However, as the order of the filter increases, the complexity and area of the filter increase, and more power is consumed. Therefore, in this paper, we propose two types of decimation filters, focusing on reducing the area of the hardware. In both cases, the complexity of the circuit is reduced by applying the required down-sampling rate in two times instead of at once. In addition, CIC decimation filters without a multiplier are used as the decimation filter of the first stage. The second stage is implemented using a CIC filter and a down sampler with an anti-aliasing filter, respectively. It is designed with Verilog-HDL and its function and implementation are validated using ModelSim and Quartus, respectively.

• Journal of information and communication convergence engineering
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• 제13권4호
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• pp.235-240
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• 2015

A decimation chain for multi-standard reconfigurable radios is presented for 900-MHz and 1,900-MHz dual-band cellular standards with a data interpolator based on the Lagrange method for adjusting the variable data rate to a fixed data rate appropriate for each standard. The two proposed configurations are analyzed and compared to provide insight into aliasing and the signal bandwidth by means of a newly introduced measure called interpolation error. The average interpolation error is reduced as the ratio of the sampling frequency to the signal BW is increased. The decimation chain and the multi-rate analog-to-digital converter are simulated to compute the interpolation error and the output signal-to-noise ratio. Further, a method to operate the above-mentioned chain under a compressed mode of operation is proposed in order to guarantee continuous packet connectivity for inter-radio-access technologies. The presented decimation chain can be applied to LTE, WCDMA, GSM multi-mode multi-band digital front-end which will ultimately lead to the software-defined radio.

• 전자공학회논문지
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• 제49권11호
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• pp.141-148
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• 2012

Oversampling 기법을 사용한 analog-to-digital (A/D) 컨버터에서 샘플링 된 신호의 signal bandwidth를 낮추어 주기 위해 데시메이션 필터가 사용된다. 본 논문은 sigma-delta ADC에 사용될 수 있는 저전력 4 단 32 bit 데시메이터 필터 디자인을 제안한다. 디지털 데시메이션 필터는 CIC(cascaded integrator-comb) filter와 세 개의 half-band FIR filter로 이루어져 있다. 전력소모를 최소화하기 위하여 CIC filter에는 pipeline구조가 사용되었고, FIR 필터의 multiplier 구조를 최적화하기 위하여 Canonic Signed Digit (CSD) 코드가 사용되었다. 130nm CMOS 공정으로 설계 자동화 CAD 도구를 사용하여 타이밍, 면적, 전력소모를 최적화하여 98.304 MHz 주파수에서 697 uW의 전력을 소모면서 32 bit, 192 kHz 아웃풋을 낼 수 있다.

• 한국정보통신학회논문지
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• 제19권11호
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• pp.2649-2655
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• 2015

오버샘플링 방식을 기본으로 하는 시그마-델타 ADC는 고해상도를 구현할 수 있는 반면 고속 동작 시에는 높은 Signal to Noise and Distortion Ratio (SNDR) 성능을 달성하기 어려운 특성이 있다. 본 논문에서는 고속 동작 시에도 시그마-델타 ADC의 높은 SNDR 제공을 위한 데시메이션 필터의 설계 및 구현을 보인다. 이 데시메이션 필터는 통과 대역 내에서 신호의 왜곡을 최소화하기 위해 Butterworth 구조로 구성 하였다. 성능을 검증하기 위해 1-bit, 3차, OSR=64인 시그마-델타 모듈레이터에 제안된 데시메이션 필터를 적용하여 실험을 하였다. 시뮬레이션 실험을 통해 기존에 널리 쓰이던 CIC(cascaded integrator-comb) 방식의 데시메이션 필터 대비 제안된 Butterworth 구조의 데시메이션 필터가 매우 낮은 통과대역 왜곡을 가지며 따라서 높은 SNDR을 제공한다는 결과를 보인다.

• 한국CDE학회논문집
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• 제5권4호
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• pp.347-358
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• 2000

The view dependency of typical spatial-partitioning based NC simulation methods is overcome by polygon rendering technique that generates polygons to represent the workpiece, thus enabling dynamic viewing transformations without reconstruction of the entire data structure. However, the polygon rendering technique still has difficulty in realizing real-time simulation due to unsatisfactory performance of current graphics devices. Therefore, it is necessary to develop a mesh decimation method that enables rapid rendering without loss of display quality. In this paper. we proposed a new mesh decimation algorithm thor a workpiece whose shape varies dynamically. In this algorithm, the 2-map data thor a given workpiece is divided into several regions, and a triangular mesh is constructed for each region first. Then, if any region it cut by the tool, its mesh is regenerated and decimated again. Since the range of mesh decimation is confined to a few regions, the reduced polygons for rendering can be obtained rapidly. Our method enables the polygon-rendering based NC simulation to be applied to the computers equipped with a wider range of graphics cards.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.405-408
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• 2015

오버샘플링 방식을 기본으로 하는 시그마-델타 ADC는 고해상도를 구현할 수 있는 반면 고속 동작 시에는 높은 Signal to Noise and Distortion Ratio (SNDR) 성능을 달성하기 어려운 특성이 있다. 특히 데시메이션 필터의 특성에 따른 고속 ADC의 SNDR의 저하가 크다. 본 논문에서는 고속 동작 시에도 시그마-델타 ADC의 높은 SNDR 제공을 위한 데시메이션 필터의 설계 및 구현을 보인다. 이 데시메이션 필터는 넓은 입력 신호 주파수 대역 내에서 신호의 크기 왜곡을 최소화하기 위해 IIR filter 종류의 Butterworth filter 구조로 구성 하였다. 성능을 검증하기 위해 1-bit, 3차, OSR=64인 시그마-델타 모듈레이터를 포함한 시스마-델타 ADC에 제안된 데시메이션 필터를 적용하여 실험을 하였다. 시뮬레이션 실험을 통해 기존에 널리 쓰이던 CIC(cascaded integrator-comb) 방식의 데시메이션 필터 대비 제안된 Butterworth 구조의 데시메이션 필터가 매우 낮은 통과대역 왜곡을 가지며 따라서 높은 SNDR을 제공한다는 결과를 보인다.

• 대한전자공학회논문지SD
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• 제38권7호
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• pp.455-463
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• 2001

본 논문에서는 많은 연산을 필요로 하는 디지털 필터의 저전력화를 위한 새로운 저전력 기법을 제안한다. 제안된 저전력 기법에서는 CSD (canonic signed digit)숫자의 유효 표현 범위를 결정하는 nonzero digit 와 ternary digit의 값에 따른 필터의 차단대역 특성 변화를 이용하여, 다단계의 필터 차단 대역 특성을 가지는 가변 CSD 계수를 얻고 이를 approximate processing 기법에 적용하였다. 제안된 저전력 필터 설계기법의 성능을 확인하기 위하여 4개의 필터 차단대역 특성을 사용하는 AC '97 과표본화 ADC용 decimation 필터의 설계에 적용하였다. Decimation필터 중 제안된 저전력 기법을 적용한 두 half-band 필터의 연산량은 제안된 기법을 적용하지 않은 경우에 비해 각각의 근사화 수준에서 단위 출력 샘플 당 63.5, 35.7, 13.9 %의 덧셈 연산만을 수행하여 필터의 출력을 얻을 수 있었다. Decimation 필터는 0.6㎛ CMOS SOG 라이브러리를 사용하여 제작·실험하였으며, 실험결과 입력 신호의 attenuation에 따라 전체 소모전력의 약 3.8 %에서 9 %의 소모전력이 감소되었음을 확인하였다. 제안된 가변 CSD 계수를 이용한 approximate processing 방식은 특히 음성 대역 및 오디오 대역의 신호처리와 과표본화 ADC/DAC의 decimation/interpolation과 같은 multirate 시스템에 적합하다.