• 한국정보통신학회논문지
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• 제19권8호
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• pp.1839-1844
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• 2015

Low-density parity-check(LDPC) 코드는 우수한 에러 정정 능력으로 인해 점점 많은 통신 표준에서 채택되고 있으며 그 중 구현이 용이한 quasi-cyclic LDPC(QC-LDPC)가 많이 사용되고 있다. QC-LDPC 복호기에서는 데이터들을 rotation할 수 있는 cyclic-shifter가 필요하며, 이 cyclic-shifter는 다양한 크기의 rotation을 수행할 수 있어야 한다. 이러한 cyclic-shifter를 multi-size circular shifter(MSCS)라고 부르며, 이 논문에서는 MSCS를 적은 면적으로 구현한 구조를 제안한다. 기존의 직렬로 배치된 barrel-rotator 구조에서 rotation의 성질을 이용하여 필요 없는 멀티플렉서를 가려내고 이들을 제거함으로써 저면적을 구현하였다. 실험 결과 면적을 약 12% 줄일 수 있었다.

• 한국정보통신학회논문지
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• 제19권11호
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• pp.2637-2642
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• 2015

Low-density parity-check(LDPC) 코드는 그 탁월한 에러 정정 능력으로 인해 많은 통신 표준에서 사용되고 있다. 여러 종류의 LDPC 코드 중 quasi-cyclic LDPC(QC-LDPC) 코드가 많이 사용되는데 QC-LDPC 코드의 복호기에는 여러 크기의 rotation을 수행할 수 있는 multi-size circular shifter(MSCS)가 필요하다. MSCS의 구현 방법 중 Benes 네트워크에 기반한 구조가 많이 사용되는데, rotation할 데이터의 개수가 3의 배수일 경우에는 $3{\times}3$ 스위치가 필요하다. 이 논문에서는 기존의 제어 신호 생성에 비해 복잡도가 줄어든 생성법과 기존의 $3{\times}3$ 스위치 구조 보다 더 빨리 동작할 수 있는 $3{\times}3$ 스위치 구조를 제안한다. IEEE 802.16e WiMAX 표준에서 사용되는 QC-LDPC 코드 복호기의 MSCS 에 적용하여 지연 시간을 8.7% 정도 줄이고 면적도 조금 감소시켰다.

• 한국정보통신학회논문지
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• 제19권10호
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• pp.2367-2372
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• 2015

탁월한 에러 정정 능력으로 인해 최근 통신 표준에서 많이 채택되고 있는 low-density parity-check(LDPC) 코드중, quasi-cyclic LDPC(QC-LDPC) 코드는 복호기 복잡도가 비교적 낮아서 많이 사용되고 있다. QC-LDPC 코드의 복호기 설계에 있어서 중요한 블록 중 하나가 여러 가지 크기의 rotation을 수행할 수 있는 multi-size circular shifter(MSCS)이다. MSCS의 여러 구현 방법 중 많이 사용되는 Benes 네트워크는 일반적인 MSCS 동작에는 효율적이나 rotation 크기 등의 특징을 이용할 수 없는 단점이 있다. 이 논문에서는 Benes 네트워크의 제어 신호 생성을 수정하여서 rotation 크기 특징을 이용할 수 있는 방법을 제시한다. 제안된 제어 신호 생성법을 IEEE 802.16e WiMAX 표준의 QC-LDPC 코드 복호기에 적용하여, MUX의 개수를 줄이고 지연 시간을 단축하였다.

• ETRI Journal
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• 제39권3호
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• pp.319-325
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• 2017

The decoding process of a quasi-cyclic low-density parity check code requires a unique type of rotator. These rotators, called multi-size cyclic-shifters (MSCSs), rotate input data with various sizes, where the size is the amount of data to be rotated. This paper proposes a low-complexity MSCS structure for the case when the sizes have a nontrivial common divisor. By combining the strong points of two previous structures, the proposed structure achieves the smallest area. The experimental results show that the area reduction was more than 14.7% when the proposed structure was applied to IEEE 802.16e as an example.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권4호
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• pp.419-426
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• 2014

This paper proposes a high-throughput encoding process and encoder architecture for quasi-cyclic low-density parity-check codes in IEEE 802.11ac standard. In order to achieve the high throughput with low complexity, a partially parallel processing based encoding process and encoder architecture are proposed. Forward and backward accumulations are performed in one clock cycle to increase the encoding throughput. A low complexity cyclic shifter is also proposed to minimize the hardware overhead of combinational logic in the encoder architecture. In IEEE 802.11ac systems, the proposed encoder is rate compatible to support various code rates and codeword block lengths. The proposed encoder is implemented with 130-nm CMOS technology. For (1944, 1620) irregular code, 7.7 Gbps throughput is achieved at 100 MHz clock frequency. The gate count of the proposed encoder core is about 96 K.