• 한국광학회:학술대회논문집
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• 한국광학회 2009년도 동계학술발표회 논문집
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• pp.293-294
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• 2009

The spectral responsivity of solar cells has been measured under high background irradiance using an LED-based differential spectral responsivity Comparator (DSR-C). The comparator developed is fully automated and has some advantages: It does not need a chopper to modulate the light. Unlike the conventional method, it does not require a monochromator to select wavelength. It covers a wavelength range up to 1200 nm. The wavelength range of the comparator is limited by the spectral power distribution of the LEDs and the spectral responsivity of the standard detector. An active temperature control was utilized to meet the specified standard conditions of solar cell test. This work shows the effect of different levels of background irradiance on the spectral responsivity and the importance of same background irradiance for solar cell test as specified by the corresponding standard.

• 전기학회논문지
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• 제56권5호
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• pp.926-932
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• 2007

A recently developed methods for on-site calibration of the current transformer (CT) comparator system have been reviewed in the paper. The method utilizes several traveling standards, which consist of the CT, non-reactive standard resistors, wide ratio error CT, and shunt resistors. The traveling CT is used for absolute evaluation of a standard CT belonging to industry. The non-reactive standard resistors and a wide ratio error CT are used for the linearity check of errors in the current comparator. The shunt resistors are used for evaluation of CT burden of industry.

• 전기학회논문지
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• 제56권7호
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• pp.1268-1274
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• 2007

A recently developed methods for the on-site calibration of the voltage transformer (VT) comparator system have been reviewed in the paper. The method utilizes the several traveling standards consisting of the VT, the non-reactive standard resistors, the wide ratio error VT, and the decade resistors. The VT is used for the absolute evaluation of a standard VT belonging to the industry. The non-reactive standard resistor and wide ratio error VT are used for the linearity check of errors in the voltage comparator of the industry. The decade resistors are used for evaluation of a VT burden of the industry.

• 전기학회논문지P
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• 제57권3호
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• pp.279-284
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• 2008

We have developed two absolute evaluation technology of inductor using current transformer (CT) comparator. One is the method that the reactance of inductor is obtained by analysing the equivalent circuit of CT with inductor connected to series at secondary terminal of CT. The other is the method that the reactance of inductor is obtained by comparing phase displacement of current flowing on inductor by using CT comparator. These technologies have the advantage to apply up to rated current and voltage of inductor. The method was applied to inductors under test in the range of $100 {\mu}H{\sim}1\;H$. The inductance of the inductor under test obtained in this study are consistent with those measured by LCR meter using the same inductor within an expanded uncertainty (k = 2) in the overall range of inductance.

• 한국자기학회:학술대회 개요집
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• 한국자기학회 2005년도 하계학술연구발표회 논문개요집
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• pp.204-205
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• 2005

• 한국전자파학회논문지
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• 제24권11호
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• pp.1091-1097
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• 2013

이 논문은 $0.11{\mu}m$ RF CMOS 공정에서 비대칭 몸체 바이어싱을 적용한 비교기를 사용한 정류기를 제안한다. 제안하는 정류기는 MOSFET와 두 개의 비교기로 이루어져 있다. 이 비교기는 부하 전압이 입력 전압보다 높을 때 생기는 역방향 누설 전류를 줄이는 데 사용한다. 비대칭 몸체 바이어싱을 사용함으로써 비교기의 High에서 Low 상태로 바꾸는 기준 전압을 높이고, 누설 전류가 흐르는 시간을 줄인다. 13.56 MHz의 2 Vpp 교류전압을 입력하고, $1k{\Omega}$의 저항과 1 nF의 커패시터를 부하에 연결한 환경에서 측정하였다. 시뮬레이션 결과, 전압 변환 효율은 87.5 %, 전력 변환 효율은 45 %이고, 측정한 전압 변환 효율은 85.215 %, 전력 변환 효율은 50 %이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1050-1052
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• 1987

This study presents mental model based on cognitive psychology and deals with implementation of associative comparator using learning automata with random access memories.

• 한국정보통신학회논문지
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• 제16권6호
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• pp.1250-1259
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• 2012

본 논문에서는 저전압 고해상도 축차근사형 아날로그-디지털 변환기를 위한 시간-도메인 비교기를 제안한다. 제안하는 시간-도메인 비교기는 클럭 피드-스루 보상회로를 포함한 전압제어지연 변환기, 시간 증폭기, 그리고 바이너리 위상 검출기로 구성된다. 제안하는 시간-도메인 비교기는 작은 입력 부하 캐패시턴스를 가지며, 클럭 피드-스루 노이즈를 보상한다. 시간-도메인 비교기의 특성을 분석하기 위해 다른 시간-도메인 비교기를 가지는 두 개의 1V 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기가 0.18-${\mu}m$ 1-poly 6-metal CMOS 공정에서 구현된다. 11.1kHz의 아날로그 입력신호에 대해 측정된 SNDR은 56.27 dB이며, 제안된 시간-도메인 비교기의 클럭 피드-스루 보상회로와 시간 증폭기가 약 6 dB의 SNDR을 향상시킨다. 구현된 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기의 전력소모와 면적은 각각 10.39 ${\mu}W$와 0.126 mm2 이다.

• 전기전자학회논문지
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• 제16권1호
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• pp.20-27
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• 2012

본 논문에서는 통신, 탐지 및 제어를 위한 원신호의 크기가 시간적으로 변화하고 또한 간섭 잡음의 역할을 하는 교란 신호의 크기도 시간적으로 변화하는 현대전의 상황에서 교란 간섭 신호와 원 신호를 구분하여 원 신호를 디지털신호로 복원하는 확률을 높이기 위하여 본 논문에서는 피드백의 경로에 있는 MOSFET의 실효적인 면적을 디지털 제어 신호로 변경하여 피드백 전류 신호양의 조절하고 히스테리시스의 크기를 조절할 수 있는 IC 회로를 제안하여 설계, 제작 후 측정 및 분석하였다. 병렬 디지털 제어신호에 의한 히스테리시스가 설계 시 예측한 만큼 제어됨을 0.35m-CMOS 공정의 IC 회로를 제작하고 측정하여 증명하였으며 이를 직렬 디지털 제어신호를 제어하기 위한 회로를 설계하여 모의 실험하였다. 또한 교란신호의 크기에 따란 적합한 피드백을 제공하기 위한 제어신호를 모의실험으로 제시하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.483-485
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• 2010

Rail-to-rail 입력 범위를 가지는 200kS/s 10-bit successive approximation (SA) ADC가 제안된다. 제안된 SA ADC는 DAC, 비교기, 그리고 successive approximation register (SAR) logic으로 구성된다. DAC는 전력소모를 줄이고 면적을 줄이기 위해 capacitor를 이용한 folded-type으로 구현되며, parasitic 성분에 의한 영향을 줄이기 위해 boosted NMOS switch를 사용한다. 또한 fully differential voltage-to-time converter를 이용하는 time-domain comparator를 제안한다. 이는 PSRR 및 CMRR을 향상시킨다. 또한 출력의 유효구간을 반으로 줄인 flip-flop을 사용함으로 SAR logic의 전력소모와 chip area를 줄인다. 제안된 SA ADC는 1V supply를 가지는 $0.18{\mu}m$ CMOS 공정을 사용한다.