• Transactions on Electrical and Electronic Materials
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• 제17권6호
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• pp.317-328
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• 2016

Over the past few decades, CMOS current comparators have been used in a wide range of applications, including analogue circuits, MVL (multiple-valued logic) circuits, and various electronic products. A current comparator is generally used in an ADC (analog-to-digital) converter of sensors and similar devices, and several techniques and approaches have been implemented to design the current comparator to improve performance. To this end, this paper presents a bibliographical survey of recently-published research on different current comparator topologies for low-power and high-speed applications. Moreover, several aspects of the CMOS current comparator are discussed regarding the design implementation, parameters, and performance comparison in terms of the power dissipation and operational speed. This review will serve as a comparative study and reference for researchers working on CMOS current comparators in low-power and high-speed applications.

• 센서학회지
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• 제26권3호
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• pp.155-159
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• 2017

The analog-to-digital converter (ADC) is an important component in various fields of sensor signal processing. This paper presents an expandable flash analog-to-digital converter (E-flash ADC) for sensor signal processing using a comparator, a subtractor, and a multiplexer (MUX). The E-flash ADC was simulated and designed in $0.35-{\mu}m$ standard complementary metal-oxide semiconductor (CMOS) technology. For operating the E-flash ADC, input voltage is supplied to the inputs of the comparator and subtractor. When the input voltage is lower than the reference voltage, it is outputted through the MUX in its original form. When it is higher than the reference voltage, the reference voltage is subtracted from the input value and the resulting voltage is outputted through the MUX. Operation of the MUX is determined by the output of the comparator. Further, the output of the comparator is a digital code. The E-flash ADC can be expanded easily.

• 한국콘텐츠학회논문지
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• 제15권10호
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• pp.636-646
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• 2015

정보사회에 문서 복제나 표절의 검출에 대한 필요성이 증대되고 있다. 그 필요성에 따라 많은 연구가 이루어지고 있으나 자연어 처리의 문제가 유사 문서 판별의 질 향상에 제약이 되었다. 최근 구문의미분석의 기술을 접목하여 유사문서 판별의 성능을 향상을 시도하였으나 구문의미분석의 결과인 구문의미트리를 비교하는 어려움이 있었다. 본 논문은 구문의미트리의 유사도를 계산하는 구문의미트리 비교기를 개발하고 이를 이용하여 유사문서를 판별하는 시스템을 설계, 구현한다. 본 시스템의 성능을 실험하기 위하여 휴먼 판별과 제안한 시스템의 판별과의 상관계수를 분석하였다. 실험결과, 구문의미트리 비교기를 이용한 유사문서 판별기의 성능을 검증할 수 있었다. 앞으로 문서 유형을 정의하고 각 유형에 맞는 판별 기법을 개발할 필요가 있다.

• 전기전자학회논문지
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• 제15권3호
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• pp.205-210
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• 2011

본 논문에서는 주변의 간섭 잡음의 변화가 큰 RFID 환경에서 입력 신호를 구형파로 복원할 때 히스테리시스의 문턱전압을 디지털적으로 제어하여 신호 수신 신뢰도를 높이기 위한 비교기 회로를 0.35-${\mu}m$ 선폭 CMOS IC 로 제안 하고 분석, 설계 후 모의 실험을 통하여 전기적 특성을 측정, 비교, 분석하였다. 4개의 디지털 비트를 조절하여 제안된 비교기 회로의 문턱전압을 12mV에서 246mV까지 234mV 만큼 제어가 가능함을 모의실험에서 입증하였으며, 그 결과는 회로를 분석적으로 계산한 값과 매우 적은 오차로 일치하였다. 공급전원은 3.3V를 사용하였다. 또한 다양한 입력신호 및 간섭신호의 환경에서 본 논문에서 제시한 가변회로가 잡음에 덜 민감함을 입증하기 위하여 디지털 제어 비트의 조절로 100kHz의 입력신호에 대한 10MHz의 잡음신호의 영향 및 10kHz의 입력신호에 대한 1MHz의 잡음신호의 영향에서 글리치(Glitch) 오류 제거효과가 큼을 예시하였다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.1-9
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• 2009

본 논문에서는 MOS 트랜지스터가 FN 스트레스에 의해 문턱전압이 이동하는 현상을 이용하여 비교기 회로의 옵셋을 제거하는 방법을 소개하고, 이를 비교기 회로의 성능개선에 적용해 보인 결과를 보인다. 옵셋이 성능을 저하시키는 대표적인 회로인 DRAM의 비트라인 감지증폭기에 적용하여 옵셋을 제거하는 방법을 설명하고, 테스트 회로를 제작 및 측정하는 실험을 통해서 이를 검증한다. 본 방식은 래치구조가 포함된 모든 형태의 비교기에 적용가능하며, 스트레스-패킷이라고 명명한 형태의 스트레스 바이어스 시퀀스를 통해 다양한 초기 옵셋값을 가지는 많은 숫자의 비교기가 동시에 거의 제로 옵셋으로 수렴할 수 있음을 보인다. 또한 이 방법을 비교기 회로에 적용하는데 있어서 고려해야 할 몇 가지 신뢰도 조건에 대해서도 고찰한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권6호
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• pp.695-702
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• 2015

A 1-V 1.6-GS/s 5.58-ENOB flash ADC with a high-speed time-domain comparator is proposed. The proposed time-domain comparator, which consumes low power, improves the comparison capability in high-speed operations and results in the removal of preamplifiers from the first-stage of the flash ADC. The time interpolation with two factors, implemented using the proposed time-domain comparator array and SR latch array, reduces the area and power consumption. The proposed flash ADC has been implemented using a 65-nm 1-poly 8-metal CMOS process with a 1-V supply voltage. The measured DNL and INL are 0.28 and 0.41 LSB, respectively. The SNDR is measured to be 35.37 dB at the Nyquist frequency. The FoM and chip area of the flash ADC are 0.38 pJ/c-s and $620{\times}340{\mu}m^2$, respectively.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.429-432
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• 2017

본 논문에서는 고성능 비교기를 이용한 전파정류 애너지 하베스팅 회로를 설계하였다. 설계된 회로는 크게 Negative Voltage Converter, Active Diode단으로 나뉜다. 그리고 Active Diode단에 포함된 비교기는 3-stage 형태로 구현 하였으며 Pre-amplification, Decision circuit, Output buffer단으로 나뉜다. 이 비교기는 Propagation delay를 줄이고 하베스팅 회로의 전압 및 전력 효율을 향상 시키는 것이 주된 목적이다. 제안된 회로는 Magna $0.35{\mu}m$ CMOS 공정으로 설계하였으며, 모의실험을 통해 동작을 검증하였다. 설계된 에너지 하베스팅 회로의 칩 면적은 $612{\mu}m{\times}444{\mu}m$이다.

• 전자공학회논문지A
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• 제33A권5호
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• pp.212-221
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• 1996

A CMOS comparator is designed for low voltage and low power operations. The proposed comparator consists of a preadmplifier followed by a regenerative latch. The preasmplifier reduces the power consumption to a half with the power-down mode and the dynamic offsets of the latch, which is affected by each device mismatch, is statistically analyzed. The circuit is designed and simulated using a 0.8.mu.m n-well CMOS process and the dissipated power is 0.16mW at a 20MHz clock speed based on a 3V supply.

• 전기학회논문지
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• 제57권6호
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• pp.1017-1021
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• 2008

A calculable potential transformer(PT) with nominal ratio error in wide range of -10% to +10% has been developed on basis of theoretical calculation of ratio error by the number of windings. The developed PT can be used to evaluate the linearity and accuracy of the PT comparator by comparing both the theoretical and experimental values of the PT which have exactly same ratio errors in nominal and calculated values. The PT has been applied for calibration and correction of the PT comparator up to wide ratio error range of -10% to +10%. This portable PT is very convenient to carry to the power industry for the on-site calibration of the PT comparator.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.351-354
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• 2004

This thesis presents Bipolar transistor with SAVEN(Self-Aligned VErtical Nitride) structure as a high-speed device which is essential for high-speed system such as optical storage system or mobile communication system, and proposes 0.8${\mu}m$ BiCMOS Process which integrates LDD nMOS, LDD pMOS and SAVEN bipolar transistor into one-chip. The SPICE parameters of LDD nMOS, LDD pMOS and SAVEN Bipolar transistor are extracted, and comparator operating at 500MHz sampling frequency is designed with them. The small Parasitic capacitances of SAVEN bipolar transistor have a direct effect on decreasing recovery time and regeneration time, which is helpful to improve the speed of the comparator. Therefore the SAVEN bipolar transistor with high cutoff frequency is expected to be used in high-speed system.