• 한국정보통신학회논문지
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• 제17권10호
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• pp.2369-2379
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• 2013

본 논문에서는 의료영상 뿐만 아니라 비파괴검사 등에 활용되고 있는 CMOS x-ray 라인 스캔 센서를 설계하였다. x-ray 라인 스캔 센서는 512열${\times}$4행의 픽셀 어레이(pixel array)를 갖고 있으며, DC-DC 변환기(converter)를 내장하였다. Binning 모드를 이용하여 픽셀 사이즈가 $100{\mu}m$, $200{\mu}m$, $400{\mu}m$이 되도록 선택할 수 있도록 하기 위해 no binning 모드, $2{\times}2$ binning 모드와 $4{\times}4$ binning 모드를 지원하는 픽셀 회로를 새롭게 제안하였다. 그리고 power supply noise와 입력 common mode noise에 둔감한 이미지 신호인 fully differential 신호를 출력하도록 설계하였다. $0.18{\mu}m$ x-ray CMOS 이미지 센서 공정을 이용하여 설계된 라인 스캔 센서의 레이아웃 면적은 $51,304{\mu}m{\times}5,945{\mu}m$ 이다.

• 한국정보통신학회논문지
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• 제20권1호
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• pp.117-122
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• 2016

본 논문에서는 차량 추돌 방지 단거리 레이더용 24-GHz CMOS 고주파 전력 증폭기 (RF power amplifier)를 제안한다. 이러한 회로는 클래스-A 모드 증폭기로서 단간 (inter-stages) 공액 정합 (conjugate matching) 회로를 가진 공통-소스 단으로 구성되어 있다. 제안한 회로는 TSMC $0.13-{\mu}m$ 혼성신호/고주파 CMOS 공정 ($f_T/f_{MAX}=120/140GHz$)으로 설계하였다. 2볼트 전원전압에서 동작하며, 저전압 전원에서도 높은 전력 이득, 낮은 삽입 손실 및 낮은 음지수를 가지도록 설계되어 있다. 전체 칩 면적을 줄이기 위해 넓은 면적을 차지하는 실제 인덕터 대신 전송선(transmission line)을 이용하였다. 설계한 CMOS 고주파 전력 증폭기는 최근 발표된 연구결과에 비해 $0.1mm^2$의 가장 작은 칩 크기, 40mW의 가장 적은 소비전력, 26.5dB의 가장 높은 전력이득, 19.2dBm의 가장 높은 포화 출력 전력 및 17.2%의 가장 높은 최대 전력부가 효율 특성을 보였다.

• 한국산학기술학회논문지
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• 제14권4호
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• pp.1903-1907
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• 2013

심장 질환의 이상 현상은 항상 나타나는 것이 아니므로 오랜 시간 동안 심장상태를 관찰해야 한다. 하지만, 의료장비는 크기, 장비 조작, 비용 면에서 개인이 소유하여 장시간 동안 건강 체크를 하기에는 어려움이 있다. 본 논문에서는, 젤리스 금속 전극으로 측정 가능한 휴대용 디지털 심전도계를 제작하였다. 전극은 기존의 젤 타입 전극 대신 젤리스 금속 전극을 사용함으로써 기존 젤 타입 전극의 단점이었던 피부발진 또는 가려움증 유발 등의 문제점을 개선하였다. 전체 심전도계는 크게 아날로그 계측 회로부와 디지털 회로부로 구성하였다. 아날로그 계측 회로부는 동상모드 잡음을 효과적으로 제거할 수 있는 op-amp와 smd타입의 수동소자를 사용하여 18*25mm 크기로 설계 및 구현하였다. 디지털 회로부에서는 마이크로 컨트롤러를 이용하여 아날로그 신호인 심장신호를 디지털 신호로 변환하여 TFT-LCD에 디스플레이할 수 있도록 하였다. 완성된 휴대용 심전도계의 크기는 25*80*50mm이고, 무게는 약 150g 정도로써 가볍고 휴대하기 용이하게 소형으로 제작하였다.

• ETRI Journal
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• 제38권5호
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• pp.981-987
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• 2016

We present a cost-effective dual polarization quadrature phase-shift coherent receiver module using a silica planar lightwave circuit (PLC) hybrid assembly. Two polarization beam splitters and two $90^{\circ}$ optical hybrids are monolithically integrated in one silica PLC chip with an index contrast of $2%-{\Delta}$. Two four-channel spot-size converter integrated waveguide-photodetector (PD) arrays are bonded on PD carriers for transverse-electric/transverse-magnetic polarization, and butt-coupled to a polished facet of the PLC using a simple chip-to-chip bonding method. Instead of a ceramic sub-mount, a low-cost printed circuit board is applied in the module. A stepped CuW block is used to dissipate the heat generated from trans-impedance amplifiers and to vertically align RF transmission lines. The fabricated coherent receiver shows a 3-dB bandwidth of 26 GHz and a common mode rejection ratio of 16 dB at 22 GHz for a local oscillator optical input. A bit error rate of $8.3{\times}10^{-11}$ is achieved at a 112-Gbps back-to-back transmission with off-line digital signal processing.

• 비파괴검사학회지
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• 제21권1호
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• pp.39-45
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• 2001

신호처리법으로 현재 많이 사용되고 있는 푸리에 변환은 신호의 주파수 성분이 시간에 따라 어떻게 변화하는지를 표현하지 못한다. 따라서 최근 이와 같은 푸리에 변환의 단점을 보완하여, 신호의 시간과 주파수에 대한 정보를 동시에 표현할 수 있는 시간-주파수 해석법들이 개발되었다. 본 연구에서는 음향방출을 이용하여 복합재료의 주요 발생원으로 알려져 있는 기지균열, 섬유분리, 섬유파괴 덴 층간분리 등과 같은 파괴기구를 해석하였다. 각각의 파괴특성이 나타나도록 시험편을 제작하여 인장시험 시 검출된 음향방출신호의 시간-주파수 해석을 통해 전체 파괴기구의 특징을 분석하였다.

• 방송공학회논문지
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• 제24권6호
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• pp.1035-1052
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• 2019

최근 몰입형 비디오의 수요가 점차 늘어남에 따라 국제 표준 단체인 MPEG-I에서 전방위 몰입형 비디오의 처리 기술이 활발하게 개발 중이다. 전방위 몰입형 비디오는 사용자 시점의 자유도가 증가함에 따라 비디오 신호의 크기가 급격히 증가하여 효과적인 압축 기술이 필수적이다. 더욱이 사용자의 움직임에 따른 보다 자유로운 시점 변환을 지원하는 6 자유도 (6-Degree-of_Freedom, 6DoF) 비디오의 압축을 위해서는 보다 우수한 부호화 효율을 제공하는 코덱의 개발이 필요하다. 본 논문에서는 ISO/IEC 23090 Part 7 (Metadata for Immersive Media (Video))에서 진행 중인 몰입형 비디오의 압축 표준 프로젝트의 테스트 모델인 TMIV (Test Model for Immersive Video)에 기존 적용된 High Efficiency Video Coding (HEVC)를 최근 차세대 비디오 압축 표준 개발 중인 Versatile Video Coding (VVC)로 대체하여 성능 분석을 수행하고, VVC의 툴 분석으로부터 디블로킹 필터를 TMIV의 패치 아틀라스에 선택적으로 적용하는 것이 부호화 효율을 증대시킬 수 있음을 보인다. VVC 기반의 6 DoF 비디오 코덱의 성능 평가는 본 논문이 최초로 그에 따른 향후 6DoF지원 몰입형 비디오 표준 개발 방향을 제시한다. TMIV의 두 가지 작동 모드인 MIV (Metadata for Immersive Video) 모드와 MIV 시점 모드에서 공통 실험 조건에 명시된 일곱 가지 시퀀스에 대해 전체적으로 실험을 진행하였다. 기존 HEVC를 VVC로 대체함으로써 MIV 모드 방식에서 33.8%, MIV 시점 모드에서 30.2%의 Peak Signal-to-Noise Ratio (PSNR) 관점에서의 부호화 성능 향상을 제공하였다. 이외에도 3차원 비디오의 인지 화질 평가를 위하여 사용하는 평가 지표로 IV-PSNR (Immersive Video PSNR)와 MSSIM (Mean Structural Similarity)를 이용하여 성능을 평가하였다.

• 한국정보전자통신기술학회논문지
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• 제13권3호
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• pp.184-196
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• 2020

본 논문에서는 배터리 관리 시스템 (BMS)에서 2차 전지 배터리를 통해 흐르는 전류의 정밀한 측정을 위한 cascaded-of-integrator feedforward (CIFF) 구조의 단일 비트 2차 델타-시그마 모듈레이터를 제안하였다. 제안된 모듈레이터는 2개의 스위치드 커패시터 적분기, 단일 비트 비교기, 비중첩 클록 발생기 및 바이어스와 같은 주변 회로로 구현하였다. 제안된 구조는 낮은 공통 모드 입력 전압을 가지는 low-side 전류 측정 방법에 적용되도록 설계되었다. Low-side 전류 측정 방법을 사용하면 회로 설계에 부담이 줄어들게 되는 장점을 가진다. 그리고 ±30mV 입력 전압을 15비트 해상도를 가지는 ADC로 분해하기 때문에 추가적인 programmable gain amplifier (PGA)를 구현할 필요가 없어 수 mW의 전력소모를 줄일 수 있다. 제안된 단일 비트 2차 CIFF 델타-시그마 모듈레이터는 350nm CMOS 공정으로 구현하였으며 5kHz 대역폭에 대해 400의 oversampling ratio (OSR)로 95.46dB의 signal-to-noise-and-distortion ratio (SNDR), 96.01dB의 spurious-free dynamic range (SFDR) 및 15.56비트의 effective-number-of-bits (ENOB)을 달성하였다. 델타 시그마 모듈레이터의 면적 및 전력 소비는 각각 670×490㎛2 및 414㎼이다.

• 한국자기공명학회논문지
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• 제5권2호
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• pp.99-109
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• 2001

Authors investigated neuronal changes of local cellular metabolism in the cerebral lesions of Parkinsonian symptomatic side between before and after stereotactic neurosurgery by follow-up 1H magnetic resonance spectroscopy (MRS). Patients with Parkinson's disease (PD) (n = 15) and age-matched normal controls (n = 15) underwen MRS examinations using a stimulated echo acquisition mode (STEAM) pulse sequence that provided 2${\times}$2${\times}$2 ㎤ (8ml) volume of interest in the regions of substantia nigra, thalamus, and lentiform nucleus. Spectral parameters were 20 ms TE, 2000 ms TR, 128 averages,2500 Hz spectral width, and 2048 data points. Raw data were processed by the SAGE data analysis package (GE Medical Systems). Peak areas of N-acetylaspartate (NAA), creatine (Cr), choline-containing compounds (Cho), inositols (Ins), and the sum (Glx) of glutamate and GABA were calculated by means of fitting the spectrum to a summation of Lorentzian curves using Marquardt algorithm. After blindly processed, we evaluated neuronal alterations of observable metabolite ratios between before and after stereotactic neurosurgery using Pearson product-moment analysis (SPSS, Ver. 6.0). A significant reduction of NAA/Cho ratio was observed in the cerebral lesion in substantia nigra of PD patient related to the symptomatic side after neurosurgery (P : 0.03). In thalamus, NAA/Cho ratio was also significantly decreased in the cerebral lesion including the electrode-surgical region (P : 0.03). A significant reduction of NAA/Cho ratio in lentiform nucleus was not oberved, but tended toward significant reduction after neurosurgery (P = 0.08). In particular, remarkable lactate signal was noted from the surgical thalamic lesions of 6 among 8 patients and internal segments of globus pallidus of 6 among 7 patients, respectively. Significant metabolic alterations of NAA/Cho ratio might reflect functional changes of neuropathological processes in the lesion of substantia nigra, thalamus, and lentiform nucleus, and could be a valuable finding fur evaluation of Parkinson's disease after neurosurgery. Increase of lactate signals, being remarkable in surgical lesions, could be consistent with a common consequence of neurosurgical necrosis. Thus, IH MRS could be a useful modality to evaluate the diagnostic and prognostic implications fur Parkinsons disease after functional neurosurgery.

• 한국통신학회논문지
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• 제16권12호
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• pp.1336-1347
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• 1991

I본 논문에서는 ISDN(Integrated Services Digital Network)환경에서 PC(Personal Computer)를 상호 연결하여 컴퓨터 간에 정보를 교환하여 패킷 통신망을 구현하기 위하여 ISDN 패킷 단말기용 PC 접속기를 설계하고 구현하였다. ISDN 패킷 단말기용 PC 접속기는 ISDN 계층 1기능과 ISDN 계층 2기능을 수행하는 S 인터페이스 처리부와 X.25에 서비스를 제공하며, X.25는 패킷 모드에서 수행하는 터미널을 위해 DTE(Data Terminal Equipment)와 DCE(Data Circuit Terminating Equipment)간의 접속을 규정하고 있다. S 인터페이스 처리부는 AMD사의 Am79C30칩을 사용하였으며, ISDN 패킷 처리부는 D 채널에 AMD 사의 AmZ8038의 FIFO(First Out)칩을 사용하였으며, D채널의 전반적인 신호절차 제어를 위해 인텔사의 8086 마이크로세서를 사용하였다. S 인터페이스 처리부는 ISDN 계층 1,2로 구성되어 있으며, 계층 간 통신을 위해 메일박스(mail box)를 사용하였다. ISDN 패킷 처리부는 X.25 레벨에서 모듈별로 구성되어 있으며, S 인터페이스 처리부와 ISDN 패킷 처리부 간 통신을 위하여 인터페이스 제어기를 사용하였다.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.454-464
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• 2023

본 논문은 센서 노드 응용을 위한 1MS/s의 샘플링 속도를 가지는 저전력 8비트 비동기 축차근사형(successive approximation register, SAR) 아날로그-디지털 변환기(analog-to-digital converter, ADC)를 제안한다. 이 ADC는 선형성을 개선하기 위해 부트스트랩 스위치를 사용하며, 공통모드 전압(Common-mode voltage, VCM) 기반의 커패시터 디지털-아날로그 변환기 (capacitor digital-to-analog converter, CDAC) 스위칭 기법을 적용하여 DAC의 전력 소모와 면적을 줄인다. 외부 클럭에 동기화해서 동작하는 기존 동기 방식의 SAR ADC는 샘플링 속도보다 빠른 클럭의 사용으로 인해 전력 소비가 커지는 단점을 가지며 이는 내부 비교를 비동기 방식으로 처리하는 비동기 SAR ADC 구조를 사용하여 해결할 수 있다. 또한, 낮은 해상도의 설계에서 발생하는 큰 디지털 전력 소모를 줄이기 위해 동적 논리 회로를 사용하여 SAR 로직를 설계하였다. 제안된 회로는 180nm CMOS 공정으로 시뮬레이션을 수행하였으며, 1.8V 전원전압과 1MS/s의 샘플링 속도에서 46.06𝜇W의 전력을 소비하고, 49.76dB의 신호 대 잡음 및 왜곡 비율(signal-to-noise and distortion ratio, SNDR)과 7.9738bit의 유효 비트 수(effective number of bits, ENOB)를 달성하였으며 183.2fJ/conv-step의 성능 지수(figure-of-merit, FoM)를 얻었다. 시뮬레이션으로 측정된 차동 비선형성(differential non-linearity, DNL)과 적분 비선형성(integral non-linearity, INL)은 각각 +0.186/-0.157 LSB와 +0.111/-0.169 LSB이다.