• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1992년도 춘계학술대회 논문집
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• pp.91-96
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• 1992

The nonvolatile SNOSFET EEPROM memory devices with the channel width and iength of 15[$\mu\textrm{m}$]${\times}$15[$\mu\textrm{m}$], 15[$\mu\textrm{m}$]${\times}$1.5[$\mu\textrm{m}$] and 1.9[$\mu\textrm{m}$]${\times}$1.7[$\mu\textrm{m}$] were fabricated by using the actual CMOS 1 [Mbit] process technology. The charateristics of I$\_$D/-V$\_$D/, I$\_$D/-V$\_$G/ were investigated and compared with the channel width and length. From the result of measuring the I$\_$D/-V$\_$D/ charges into the nitride layer by applying the gate voltage, these devices ere found to have a low conductance state with little drain current and a high conductance state with much drain current. It was shown that the devices of 15[$\mu\textrm{m}$]${\times}$15[$\mu\textrm{m}$] represented the long channel characteristics and the devices of 15[$\mu\textrm{m}$]${\times}$1.5[$\mu\textrm{m}$] and 1.9[$\mu\textrm{m}$]${\times}$1.7[$\mu\textrm{m}$] represented the short channel characteristics. In the characteristics of I$\_$D/-V$\_$D/, the critical threshold voltages of the devices were V$\_$w/ = +34[V] at t$\_$w/ = 50[sec] in the low conductance state, and the memory window sizes wee 6.3[V], 7.4[V] and 3.4[V] at the channel width and length of 15[$\mu\textrm{m}$]${\times}$15[$\mu\textrm{m}$], 15[$\mu\textrm{m}$]${\times}$1.5[$\mu\textrm{m}$], 1.9[$\mu\textrm{m}$]${\times}$1.7[$\mu\textrm{m}$], respectively. The positive logic conductive characteristics are suitable to the logic circuit designing.

• 한국전기전자재료학회논문지
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• 제13권11호
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• pp.914-920
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• 2000

When the charge-trap type SONOS(polysilicon-oxide-nitride-oxide-semiconductor) cells are used to flash memory, the tunneling program/erase condition to minimize the generation of interface traps was investigated. SONOSFET NVSM(Nonvolatile Semiconductor Memory) cells were fabricated using 0.35 ㎛ standard memory cell embedded logic process including the ONO cell process, based on retrograde twin-well, single-poly, single metal CMOS(Complementary Metal Oxide Semiconductor) process. The thickness of ONO triple-dielectric for the memory cell is tunnel oxide of 24 $\AA$, nitride of 74 $\AA$, blocking oxide of 25 $\AA$, respectively. The program mode(V$\_$g/=7, 8, 9 V, V$\_$s/=V$\_$d/=-3 V, V$\_$b/=floating) and the erase mode(V$\_$g/=-4, -5, -6 V, V$\_$s/=V$\_$d/=floating, V$\_$b/=3 V) by MFN(Modified Fowler-Nordheim) tunneling were used. The proposed programming condition for the flash memory of SONOSFET NVSM cells showed less degradation(ΔV$\_$th/, S, G$\_$m/) characteristics than channel MFN tunneling operation. Also, the program inhibit conditins of unselected cell for separated source lines NOR-type flash memory application were investigated. we demonstrated that the phenomenon of the program disturb did not occur at source/drain voltage of 1 V∼12 V and gate voltage of -8 V∼4 V.

• 센서학회지
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• 제19권4호
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• pp.306-312
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• 2010

We have detected deoxynivalenol(DON) using a metal-oxide-semiconductor field-effect-transistor(MOSFET)-based biosensor. The MOSFET-based biosensor is fabricated by a standard complementary metal-oxide-semiconductor(CMOS) process, and the biosensor's electrical characteristics were investigated. The output of the sensor was stabilized by employing a reference electrode that applies a fixed bias to the gate. Au which has a chemical affinity for thiol was used as the gate metal to immobilize a self-assembled monolayer(SAM) made of 16-mercaptohexadecanoic acid(MHDA). The SAM was used to immobilize anti-deoxynivalenol antibody. The carboxyl group of the SAM was bound to the anti- deoxynivalenol antibody. Anti-deoxynivalenol antibody and deoxynivalenol were bound by an antigen-antibody reaction. In this study, it is confirmed that the MOSFET-based biosensor can detect deoxynivalenol at concentrations as low as 0.1 ${\mu}g$/ml. The measurements were performed in phosphate buffered saline(PBS; pH 7.4) solution. To verify the interaction among the SAM, antibody, and antigen, surface plasmon resonance(SPR) measurements were performed.

• 한국통신학회논문지
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• 제26권12C호
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• pp.255-260
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• 2001

본 논문에서는 새로운 locking 알고리즘을 사용하여 저전력의 특정을 가지면서 locking 속도가 빠른 Register Controlled DLL(Delay-Locked Loop)을 설계하였다. Locking 속도의 향상을 위해 제안한 알고리즘은 coarse와 fine controller를 각각 동작시키는 것으로, phase detector에서 출력되는 up/down 신호를 먼저 coarse controller에 인가하여 외부 클럭과 내부 클럭의 큰 위상차를 줄이고, coarse controller를 고정시킨 상태에서 up/down 신호를 fine controller에 인가하여 미세 지연 시간을 조정하도록 하는 것이다. 또한 제안한 DLL은 dual controller를 사용하지만 locking 동작시 한 개의 controller만 동작하므로 소비 전력을 줄일 수 있었으며 lock indicator를 사용하여 좋은 지터 특성을 보였다. 제안한 DLL은 0.6 $\mu\textrm{m}$ CMOS 공정 파라메타를 이용하여 설계하였고, SPICE 모의실험결과 50 MHz에서 200MHz가지 동작하였다. 200MHz 동작시 소비되는 전류는 15mA이며 모든 주파수에서 7 주기 이내에 locking 되었다.

• 센서학회지
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• 제5권5호
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• pp.63-68
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• 1996

출력신호를 검출하기 위한 집적화한 용량형 압력센서를 구현하기 위해서는 센서의 특성에 나쁜 영향을 미치는 기생용량, 온도/열 드리프트 및 누설전류 등의 요소가 개선 되어야 한다. 본 논문에서는 2개의 용량-주파수 변환기와 4비트 디지탈 보상회로로 구성된 새로운 이상적인 인터페이스 회로를 설계 하였다. 이 회로는 센싱 센서 주파수를 기준 센서 주파수로 나누어줌으로써 드리프트 및 누설전류의 영향이 제거될 수 있도록 설계 되었고, 신호 전송시 잡음의 영향이 적은 디지탈 신호를 처리하도록 되어있다. 그르므로 이 회로는 디지탈 비트수를 늘려 줌으로 출력신호의 분해능을 향상 시킬 수 있다. 또 이 회로 중 디지털 부분은 FPGA 칩으로 제작되어 그 작동이 확인 되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.157-159
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• 2010

대부분의 디지털 촬영 장치는 Charge Coupled Device(CCD) 또는 Complementary Metal Oxide Semiconductor(CMOS) 센서를 사용한다. 이러한 센서를 통해 촬영된 영상 정보에는 원하지 않는 잡음이 포함되어있다. 본 논문은 영상의 잡음 제거 및 영상 정보의 회복을 위한 기법인 잡음 제거(Noise Reduction, NR)에 관한 것이다. 제안한 NR 방법은 저역통과 필터(Low Pass Filter, LPF)의 대역폭을 고려한 잡음 제거 방법에 관한 것으로, NR의 성능개선을 위하여 MSF 연산에 사용되는 LPF의 필터 계수를 통한 시뮬레이션을 수행하였다. 필터 계수가 갖는 주파수 대역폭의 특성을 고려한 시뮬레이션 결과, MSF 연산에 적용되는 LPF와 고역통과 필터(High Pass Filter, HPF)의 필터 계수가 [1 2 1]과 [-1 2 -1]인 경우 가장 이상적인 주파수 대역폭을 나타내며, NR의 성능 또한 우수함을 확인하였다. 시뮬레이션 결과를 통하여, MSF를 수행함에 있어서 LPF와 HPF의 필터 계수를 [1 21]과 [-1 2 -1]로 제안하였다.

• 한국정보통신학회논문지
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• 제18권10호
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• pp.2509-2515
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• 2014

본 논문에서는, 초고집적 CMOS를 위한 얕은 트랜치 격리로 기존의 수직 구조에서 내부 임계전압과 활성 영역의 스트레스 영향을 개선시키고자 한다. 이를 위해서 제안한 구조는 회자 모양의 얕은 트랜치 격리 구조이며, 기존 수직 구조와 제안한 구조에 대해서 전자농도 분포와 게이트 바이어스 대 에너지 밴드 형태, 열전자 스트레스와 열 손상의 유전 강화 전계를 분석 하고자 한다. 물리적 기본 모델들은 TCAD 툴을 이용하며, 집적화 소자들에 있어서 분석 조건은 주위 조건과 스트레스 인가이다. 분석 결과, 얕은 트랜치 격리 구조가 소자의 크기가 감소됨에 따라서 수동적인 전기적 기능이며, 트랜지스터 응용에서 제안한 회자 구조의 얕은 트랜치 격리 구조가 전기적 특성에서 전위차 전계와 포화 임계 전압이 높게 나타났으며, 활성영역에서 스트레스의 영향은 감소되었다. 이 결과 데이터를 바탕으로 제작한 소자의 결과 분석도 시뮬레이션 결과 데이터와 거의 동일하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1993년도 하계학술대회 논문집 B
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• pp.1268-1270
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• 1993

In this study, the characteristics of Si-$SiO_2$ interface and its degradation in short channel SONOSFET nonvolatile memory devices, fabricated by 1Mbit CMOS process($1.2{\mu}m$ design rule), with $65{\AA}$ blocking oxide layer, $205{\AA}$ nitride layer, and $30{\AA}$ tunneling oxide layer on the silicon wafer were investigated using the charge pumping method. For investigating the Si-$SiO_2$ interface characteristics before and after write/erase cycling, charge pumping current characteristics with frequencies, write/erase cycles, as a parameters, were measured. As a result, average Si-$SiO_2$ interface trap density and mean value of capture cross section were determined to be $1.203{\times}10^{11}cm^{-2}eV^{-1}\;and\;2.091{\times}10^{16}cm^2$ before write/erase cycling, respectively. After cycling, when the write/erase cycles are $10^4$, average $Si-SiO_2$ interface trap density was $1.901{\times}10^{11}cm^{-2}eV^{-1}$. Incresing write/erase cycles beyond about $10^4$, Si-$SiO_2$ interface characteristics with write/erase cycles was increased logarithmically.

• 한국진공학회지
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• 제20권3호
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• pp.182-188
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• 2011

탄소가 없는 폴리실라잔 계와 탄소가 함유된 폴리메틸 실라잔 계 전구체를 실리콘 기판에 스핀코팅하고 $150^{\circ}C$, $400^{\circ}C$, $850^{\circ}C$에서 열처리하여 형성된 박막의 물리적 화학적 특성을 평가하였다. 프리에 변환 적외선 분광, 수축 율, 갭-충진, 식각속도 등을 평가하여 박막형성과 형성된 박막의 물리화학적 특성에 미치는 탄소의 영향을 고찰하였다. 탄소함유 전구체는 (탄소가 없는 전구체보다) $400^{\circ}C$에서 질소, 수소, 탄소의 휘발량이 더 적고 산소 흡수량이 더 적어서 (15.6%)보다 낮은 14.5% 두께 수축을 나타내었으나, $800^{\circ}C$에서는 휘발 량이 더 많고 산소 흡수량도 더 많아져 (19.4%)보다 높은 37.4% 두께 수축을 나타냈다. 프리에 변환 적외선 분광분석결과, 전구체내의 탄소는 Spin-on dielectric (SOD) 박막으로 하여금 Si-O 결합형성을 적게, 박막특성을 불균일하게, 그리고 화학 용액에 더 빨리 식각되도록 만들었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제45회 하계 정기학술대회 초록집
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• pp.214.2-214.2
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• 2013

Device performance for the 45 and 32 nm node CMOS technology requires the integration of ultralow-k materials. To lower the dielectric constant for PECVD and spin-on materials, partial replacement of the solid network with air (k=1.01) appears to be more intuitive and direct option. This can be achieved introducting of second "labile" phase during depositoin that is removed during a subsequent UV curing and annealing step. Besides, with shrinking line dimensions the resistivity of barrier films cannot meet the International Technology Roadmap for Semiconductors (ITRS) requirements. To solve this issue self-forming diffusion barriers have drawn attention for great potential technique in meeting all ITRS requirments. In this present work, we report a Cu-V alloy as a materials for the self-forming barrier process. And we investigated diffusion barrier properties of self-formed layer on low-k dielectrics with or without UV curing treatment. Cu alloy films were directly deposited onto low-k dielectrics by co-sputtering, followed by annealing at various temperatures. X-ray diffraction revealed Cu (111), Cu (200) and Cu (220) peaks for both of Cu alloys. The self-formed layers were investigated by transmission electron microscopy. In order to compare barrier properties between V-based interlayer on low-k dielectric with UV curing and interlayer on low-k dielectric without UV curing, thermal stability was measured with various heat treatment temperature. X-ray photoelectron spectroscopy analysis showed that chemical compositions of self-formed layer. The compositions of the V based self-formed barriers after annealing were strongly dominated by the O concentration in the dielectric layers.