• 한국정보통신학회논문지
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• 제11권3호
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• pp.491-499
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• 2007

본 논문에서는 Reed-Muller 전개식에 의한 3치 논리 회로를 설계하는 한 가지 방법을 제시하였다. 제시된 3치 논리 회로의 설계 방법은 Reed-Muller 전개식의 계수에 대하여 모든 변수의 차수를 검사하여 RME 모듈(Reed-Muller Expansions module)의 수를 최소화하는 최적의 제어 입력 변수의 순서를 결정한다. 최적의 제어 입력 변수의 순서는 회로 비용 행렬의 계산에 사용되며, 이 회로 비용 행렬의 계산 결과를 이용하여 Reed-Muller 전개식에 의한 RME 모듈의 나무 구조의 3치 논리 회로를 설계한다. 제시된 방법은 최적 제어 입력 변수를 찾는데 유일하게 단위시간 내에 수행되며, 컴퓨터 프로그램이 가능하고, 프로그래밍 수행 시간이 $3^n$이다.

• 제어로봇시스템학회논문지
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• 제6권6호
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• pp.506-513
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• 2000

This paper proposes a path planning algorithm for dispensers to increase the productivity in printed circuit board assembly lines. We analyze the assembly sequence of the dispenser, and formulate it as an integer programming problem. The mathematical formulation can accomodate multiple heads and different types of heads through extended cost matrix. The TSP algorithms are then applied to the formulated problem to find the near-optimal solution. Simulation results are presented to verify the usefulness of the proposed scheme.

• 한국정보통신학회논문지
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• 제15권9호
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• pp.1965-1970
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• 2011

본 논문에서는 그래프에 기초하여 유한체상의 스위칭함수를 도출하는 알고리즘과 이를 바탕으로 스위칭함수를 회로로 구현하는 방법을 제안하였다. 방향성그래프의 경로 수로부터 행렬방정식을 유도한 후에 이에 따른 스위칭 함수회로설계 알고리즘을 제안하였으며, 설계된 회로와 함께 방향성 그래프의 특성을 만족할 수 있게 노드들에 대한 코드를 할당하는 알고리즘을 제안하였다. 본 논문에서 제안한 알고리즘을 통해 설계한 스위칭함수회로는 기존의 방법에 비해 좀 더 최적화된 스위칭함수회로를 구현할 수 있었으며, 제안한 스위칭함수회로설계 알고리즘을 통해 임의의 자연수의 경로 수를 갖는 방향성 그래프에 대한 설계가 가능하였다. 또한, 입출력단자 수의 감소, 회로구성의 간략화, 연산속도의 향상과 비용감소 등의 이점이 있었다.

• 한국인터넷방송통신학회논문지
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• 제9권1호
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• pp.89-94
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• 2009

본 논문에서는 경로수 ${\zeta}$로 주어진 DCG(Directed Cyclic Graph)의 입출력간의 연관관계를 고효율디지털논리회로로 설계하는 알로리즘과 DCG의 각 노드들에 코드를 할당하는 알고리즘을 제안하였다. 본 논문에서는 기존 알고리즘의 문제점을 도출한 후, 다른 접근방법으로써 DCG의 경로수로 부터 행렬방정식을 유도한 후 이를 통해 DCG의 경로수에 따른 회로설계 알리즘을 제안하였으며, 설계된 회로와 함께 DCG의 특성을 만족하도록 노드들에 대한 코드를 할당하는 알고리즘을 제안하였다. 본 논문에서 제안한 고효율디지털논리회로설계 알고리즘은 기존의 알고리즘으로는 가능하지 않았던 경로수의 DCG에 대하여 회로설계가 가능하게 되었고, 보다 최적화된 디지털논리회로를 구현할 수 있음을 확인하였다. 본 논문에서 제안한 회로설계 알고리즘을 통해 임의의 자연수를 경로수로 갖는 DCG에 대한 설계가 가능하며, 입출력단자 수의 감소. 회로구성의 간략화, 연산속도의 향상과 비용감소 등의 잇점이 있고, 예제를 통해 본 논문에서 제안한 알고리즘의 적합성과 타당성을 검증하였다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2007년도 7th International Meeting on Information Display 제7권2호
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• pp.1081-1084
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• 2007

System on Panel (SOP) can integrate many functions by Thin Film Transistor (TFT) circuits on an insulator substrate without using external driver LSIs. However, to make practical SOP has become more and more difficult because of rapid cost reduction of the driver LSIs. This paper will review the circuit design technology trend for SOP and introduce an example of a practical SOP, 2.0inch QVGA full color active matrix OLED with 8bit source driver.

• 한국산업융합학회 논문집
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• 제21권2호
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• pp.63-70
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• 2018

In this paper, the design of a novel 6-axis compliance device with force/torque sensing capability and the experiment results on force measurement are presented. Unlike the traditional control methods using a force/torque sensor with very limited compliance, the force control method employs a compliant device to provide sufficient compliance between an industrial robot and a rigid environment for more stable force control. The proposed compliance device is designed to have a diagonal stiffness matrix at the tip and uses strain gauge measurement which is robust to dust and oil. The measurement circuit is designed with low-cost IC chips however the force resolution is 0.04N.

• 전자공학회논문지C
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• 제35C권6호
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• pp.20-29
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• 1998

본 논문에서는 경로수 1로 주어진 DCG(Directed Cyclic Graph)의 입출력간의 연관관계를 고속병렬다치논리회로로 설계하는 알고리즘들과 DCG의 각 노드들에 코드를 할당하는 알고리즘을 제안하였다. 본 논문에서는 기존의 Nakajima에 의해 제안된 알고리즘의 문제점을 도출한 후, 그의 기법과는 다른 접근방법으로써 DCG의 경로수로부터 행렬방정식을 유도한 후 이를 통해 DCG의 경로수에 따른 회로설계 알고리즘을 제안하였으며, 설계된 회로와 함께 DCG의 특성을 만족하도록 노드들에 대한 코드를 할당하는 알고리즘을 제안하였다. 본 논문에서 제안한 회로설계 알고리즘을 통해 Nakajima 등의 알고리즘으로는 회로설계가 가능하지 않았던 경로수의 DCG에 대하여 회로설계가 가능하게 되었고, 또한 Nakajima 등의 알고리즘을 통해 설계된 회로와 본 논문에서 제안한 알고리즘을 통해 설계한 회로를 비교하여 본 논문의 알고리즘이 보다 최적화된 회로를 구현할 수 있음을 증명하였다. 본 논문에서 제안한 회로설계 알고리즘을 통해 임의의 자연수를 경로수로 갖는 DCG에 대한 설계가 가능하며, 입출력단자 수의 감소, 회로구성의 간략화, 연산속도의 향상과 비용감소 등의 잇점이 있고, 예제를 통해 본 논문에서 제안한 알고리즘의 적합성과 타당성을 검증하였다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2004년도 Asia Display / IMID 04
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• pp.673-675
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• 2004

This study proposes controller with voltage-compensated drivers for producing gray-scaled pictures on passive matrix organic light emitting diodes (PMOLEDs) panels. The controller includes voltage type drivers so the output impedance of the driver is far less than that of the current-type driver. Its low output impedance provides better electron-optical properties than those of traditional current drivers. A free running clock and a group of counters are applied to the gray-scaled function so that phase lock loop (PLL) circuit can be reduced in the controller. A pre-charge function is used to enhance performance of the luminance of an active OLED pixel. As a result, distribution of the low gray level portion is achieved linear relationship with input data. In this work, the digital part of the proposed controller is implemented using FPGA chips, and analog parts are combined with a digital-analog converter (DAC) and analog switches. A still image is displayed on a $48^{\ast}64$ PMOLEDs panel to assess the luminance performance fir the controller. Based on its cost requirement and luminance performance, the controller is qualified to join the market for driving PMOLEDs panels.

• Journal of Information Display
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• 제6권1호
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• pp.12-16
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• 2005

Gate and data drivers are essential for driving active matrix display. In this study, we integrate drivers with a-Si:H to develop a compact, better reliability and cost effective display. We design and fabricate drivers with conventional a-Si:H thin film transistors (TFTs). The output voltages are investigated according to the input voltage, temperature and operation time. Based on these studies, we propose here a new driver to prevent gate line from the floated state. For the external coupled voltage fluctuation, the proposed driver shows better stability.

• 전자공학회논문지C
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• 제34C권12호
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• pp.43-53
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• 1997

In this paper, the optimal synthesis algorithm of multiple-valued logic circuits using universal logic modules (ULM) U$_{f}$ based on 3-variable ternary reed-muller expansions is presented. We check the degree of each varable for the coefficients of reed-muller expansions and determine the order of optimal control input variables that minimize the number of ULM U$_{f}$ modules. The order of optimal control input variables is utilized the realization of multiple-valued logic circuits to be constructed by ULM U$_{f}$ modules based on reed-muller expansions using the circuit cost matrix. This algorithm is performed only unit time in order to search for the optimal control input variables. Also, this algorithm is able to be programmed by computer and the run time on programming is O(p$^{n}$ ).