• 한국정보과학회논문지:시스템및이론
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• 제26권7호
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• pp.847-862
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• 1999

본 논문에서는 유한버퍼의(finite-buffered) 동기화된(synchronous) 큐잉모델(queueing model)을 이용하여 명령어들간의 병렬성, 분기명령의 빈도수, 분기예측(branch prediction)의 정확도, 캐쉬미스 등의 파라미터들을 고려하여 프로세서의 명령어 실행율을 예측하며 캐쉬의 성능과 파이프라인 성능간의 관계를 분석할 수 있는 새로운 해석적 모델을 제안하였다. 해석적 모델은 모델의 타당성을 검증하기 위해서 시뮬레이션을 수행하여 얻은 결과와 비교하였다. 해석적 모델과 시뮬레이션을 비교한 결과 대부분 10% 오차 내에서 일치하였다. 본 연구를 통하여 얻은 해석적 모델을 사용하면 시뮬레이션에서는 드러나지 않는 성능제약의 원인에 대한 명확한 규명이 가능하기 때문에 성능향상을 위한 설계자료를 얻을 수 있으며, 시스템 성능 밸런스를 위한 캐쉬와 비순차이슈 파이프라인 성능간의 관계에 대한 정확한 분석이 가능하다.Abstract This research presents a novel analytic model to predict the instruction execution rate of superscalar processors using the queuing model with finite-buffer size and synchronous operation mode. The proposed model is also able to analyze the performance relationship between cache and pipeline. The proposed model takes into account various kinds of architectural parameters such as instruction-level parallelism, branch probability, the accuracy of branch prediction, cache miss, and etc.. To prove the correctness of the model, we performed extensive simulations and compared the results with the analytic model. Simulation results showed that the proposed model can estimate the average execution rate accurately within 10% error compared to simulation results. The proposed model can explain the causes of performance bottleneck which cannot be uncovered by the simulation method only. The model is also able to show the effect of the cache miss on the performance of out-of-order issue superscalar processors, which can provide an valuable information in designing a balanced system.

• 한국항행학회논문지
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• 제14권6호
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• pp.916-927
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• 2010

본 논문에서는 DDR 메모리 기반의 저장 장치로 구성되는 패리티 캐시를 이용한 RAID 레벨-5의 성능을 시뮬레이션을 통해 분석하였다. 시뮬레이션을 위해 본 논문에서는 시뮬레이션 모델을 개발하고, 시뮬레이션을 통해 획득하고자 하는 성능 분석 자료를 도출하였다. 또 본 논문에서 개발한 시뮬레이션 모델을 기반으로 시뮬레이터를 구현하였으며, 이를 이용하여 다양한 파라미터를 이용하여 시뮬레이션을 수행하였다. 시뮬레이션 결과에 따라 응용 분야의 스토리지 접근 패턴을 튜닝하면 DDR 메모리 기반의 저장 장치로 구성되며 패리티 캐시를 이용한 RAID 레벨-5 스토리지 시스템이 효과적으로 이용될 수 있을 것으로 기대된다.

• 한국지능시스템학회논문지
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• 제14권6호
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• pp.687-692
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• 2004

본 논문은 낮은 대역폭, 장시간의 지연, 그리고 잦은 네트워크 단절로 인한 정보 서비스 공백에 대한 모바일 컴퓨팅 환경의 문제점들을 해결하기 위하여 협업추천 모형에 의한 효과적인 캐시 적재 기법을 제안하였다. 효과적인 캐시 적재가 모바일 클라이언트의 이러한 문제점들을 해결하기 위한 적절한 방법이 된다는 기존의 연구는 많이 진행되어 왔다. 하지만 모바일 컴퓨터의 요구에 대한 이력 정보만을 이용한 기존의 연구는 모바일 클라이언트가 필요로 하는 모든 정보 요구를 만족하지 못하였다. 특히 저장 공간의 제약을 갖는 모바일 컴퓨터의 한계 때문에 더욱 큰 어려움을 갖게 되었다. 본 연구에서는 모바일 클라이언트의 이력 정보에 대하여 협업추천 모형을 적용한 캐시 적재 기법을 제안하여 적은 캐시 용량만으로도 모바일 클라이언트의 정보 요구를 만족하는 아이템들을 서비스할 수 있도록 하였다. SAS E-Miner를 이용하여 모의실험 데이터를 생성하여, 제안 모형의 성능 평가를 위한 실험을 수행하였다. Cache hit ratio를 이용한 객관적인 성능 평가를 통하여 제안된 모형의 성능을 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1998년도 추계학술대회 논문집 학회본부 B
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• pp.630-632
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• 1998

The basic user location strategies proposed in current PCS(Personal Communication Services) Network are two-level Database strategies. These Databases which exist in the Signalling network always maintain user's current location information, and it is used in call setup process to a mobile user. As the number of PCS users are increasing, this strategies yield some problem such as concentrating signalling traffic on the Database, increasing Call setup Delay, and so on. In this paper, we proposed RCP(Reverse Connection setup Protocol) model, which apply RVC(Reverse Virtual Call setup) algorithm to PCS reference model, and CRCP(Cache algorithm in RCP) model, which adopt Caching strategies in the RCP model. When Cache-miss occur, we found that CRCP model require less miss-penalty than PCS model. Also we show that proposed models are always likely to yield better performance in terms of reduced Location Tracking Delay time.

• 한국컴퓨터정보학회논문지
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• 제18권9호
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• pp.11-19
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• 2013

프로세서와 메모리 시스템 사이의 속도 차이를 완화하기 위하여 오늘날의 컴퓨터 시스템은 대부분 캐시 시스템을 사용하고 있다. 하지만 소비 전력 측면에서 캐시 메모리는 전체 시스템 측면에서 큰 비중을 차지한다. 본 논문에서는 캐시 시스템의 전력을 줄이는 방안 가운데 하나로 지역 버퍼와 주소 압축을 통한 저전력 캐시 설계 기법을 제안한다. 주소 압축을 위해 사용되는 부분태그 캐시는 전력 소모량을 최소화하기 위해서 전체 태그를 쓰기보다는 태그의 작은 부분을 사용함으로써 소비 전력을 줄이도록 하는 기법이다. 본 논문에서는 기존의 여러 주소 압축 캐시 연구에서의 문제점들을 분석하여 그것을 보완할 수 있는 새로운 기법을 제안한다. 제안된 기법은 지역성이 높은 내장형 응용프로그램의 특징을 활용한 것으로, 지역 버퍼와 지역 실패 버퍼를 활용한 새로운 형태의 캐시 주소 압축 기법이다. 모의실험 결과, 제안된 기법은 전체적인 성능의 감소 없이 평균 18%의 에너지 감소를 보였다.

• 한국정보처리학회논문지
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• 제7권8호
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• pp.2310-2326
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• 2000

데이터전송(data-shipping)모델에 근간을 둔 클라이언트-서버(client-server)DBMS는 트랜잭션간 캐슁(inter-transaction caching)을 허용함에 의해 클라이언트의 자원을 효율적으로 이용할 수 있다. 그거나 트랜잭션간 캐슁을 허용하면 각 클라이언트는 데이터베이스의 일부분을 동적으로 캐슁할 수 있기 때문에 트랜잭션 캐쉬 일관성 유지(transactional cache consistency maintenance : TCCM)기법의 필요성을 야기한다. 지연 로킹(deferred locking: DL)기법은 주사본 로킹 기법에 근간을 둔 새로운 검사기반의 TCCM 기법이다. DL에서는 클라이언트에 캐슁된 데이터의 유효성 검사를 위한 메시지 부담을 줄이기 위하여 다수의 로크 요청과 데이터전송 요청을 단일 메시지로 구성하였다. 모의실험을 통하여, DL 기법과 검사기반기법중 가장 대표적인 적응적 낙관적 동시성 제어 기법과 캐슁 두단계 로킹 기법과의 성능을 비교하였다. DL 기법은 다른 검사기반 기법과 비교하여 적당한 수준의 트랜잭션 철회율을 보이며 성능도 우수하다.

• 한국정보과학회논문지:데이타베이스
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• 제30권6호
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• pp.561-572
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• 2003

방송에 기초한 데이타 전달 방식은 방대한 규모의 클라이언트에게 데이타를 전파하기 위한 효과적인 기술로서 큰 관심을 끌고 있다. 방송에 기초한 정보 시스템(broadcast-based information system: BBIS)의 주된 동기는 자신이 지원하는 클라이언트의 수는 시스템의 성능에 전혀 영향을 미치지 않고 임의로 증가될 수 있다는 것이다. BBIS의 성능은 클라이언트 캐슁 전략과 데이타 방송 스케쥴링 기법에 크게 영향을 받는다. 본 논문은 전자의 문제를 취급하여 BBIS에 적합한 2Q-CFP로 명명된 새로운 클라이언트 캐쉬 관리 기법을 제안한다. 그리고 모의 실험 모델을 통하여 2Q-CFP 기법의 성능을 평가한다. 성능평가 결과에 의하면 2Q-CFP 기법은 GRAY, LRU, 그리고 CF 기법보다 평균 응답시간에 있어서 더 우수한 성능을 보인다.

• 반도체디스플레이기술학회지
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• 제22권2호
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• pp.6-10
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• 2023

High-potential data can be predicted and stored in the cache to prevent cache misses, thus reducing the processor's request and wait times. As a result, the processor can work non-stop, hiding memory latency. By utilizing the temporal/spatial locality of memory access, the prefetcher introduced to improve the performance of these computers predicts the following memory address will be accessed. We propose a prefetcher that applies the GRU model, which is advantageous for handling time series data. Display the currently accessed address in binary and use it as training data to train the Gated Recurrent Unit model based on the difference (delta) between consecutive memory accesses. Finally, using a GRU model with learned memory access patterns, the proposed data prefetcher predicts the memory address to be accessed next. We have compared the model with the multi-layer perceptron, but our prefetcher showed better results than the Multi-Layer Perceptron.

• 한국멀티미디어학회논문지
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• 제12권10호
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• pp.1374-1385
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• 2009

최근 CPU의 속도는 메모리의 속도에 비해 훨씬 빠르게 향상되었다. 따라서 주기억 장치의 접근이 주기억장치 데이터베이스 시스템의 성능에서 병목현상으로 나타나고 있다. 기억장치 접근 속도를 줄이기 위해 캐시메모리를 이용하지만, 캐시메모리는 요구되는 데이터가 캐시에서 찾을 수 있는 경우에만 기억장치 접근속도를 줄일 수 있다. 본 논문에서는 $CST^*$-트리라는 범위질의를 위한 새로운 캐시 적응 T-트리 색인구조를 제안한다. $CST^*$-트리는 색인 엔트리를 저장하지 않는 축소된 내부노드들을 캐시메모리에 올려 사용함으로써 캐시메모리의 활용도를 높인다. 그리고 인접한 단말노드들과 내부 색인노드들을 링크포인터를 통해 서로 연결함으로써 색인 엔트리들의 순차적 접근을 가능하도록 한다. 본 논문에서는 성능평가를 위한 비용 모델을 개발하고, 이를 이용하여 캐시미스 발생 횟수를 평가하였다. 그 결과 단일키 값 검색에서는 기존의 캐시만을 고려한 CST-트리에 비해 약 20~30%의 캐시미스 발생 횟수가 감소하였고, 범위질의에서는 기존의 범위질의만을 고려한 색인구조인 $T^*$-트리에 비해 약 10~20%의 캐시미스 발생 횟수가 감소하였다.

• Journal of Computing Science and Engineering
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• 제7권1호
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• pp.67-80
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• 2013

The worst-case execution time (WCET) of each real-time task in multicore processors with shared caches can be significantly affected by inter-thread cache interferences. The worst-case inter-thread cache interferences are dependent on how tasks are scheduled to run on different cores. Therefore, there is a circular dependence between real-time task scheduling, the worst-case inter-thread cache interferences, and WCET in multicore processors, which is not the case for single-core processors. To address this challenging problem, we present an offline real-time scheduling approach for multicore processors by considering the worst-case inter-thread interferences on shared L2 caches. Our scheduling approach uses a greedy heuristic to generate safe schedules while minimizing the worst-case inter-thread shared L2 cache interferences and WCET. The experimental results demonstrate that the proposed approach can reduce the utilization of the resulting schedule by about 12% on average compared to the cyclic multicore scheduling approaches in our theoretical model. Our evaluation indicates that the enhanced scheduling approach is more likely to generate feasible and safe schedules with stricter timing constraints in multicore real-time systems.