• Industrial Engineering and Management Systems
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• 제8권3호
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• pp.155-161
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• 2009

We focus on discrete event systems with a structure of parallel processing, synchronization, and no-concurrency. We use max-plus algebra, which is an effective approach for controller design for this type of system, for modeling and formulation. Since a typical feature of this type of system is that the initial schedule is frequently changed due to unpredictable disturbances, we use a simple model and numerical examples to examine the possibility of applying the concepts of the feeding buffer and the project buffer of critical chain project management (CCPM) on max-plus linear discrete event systems in order to control the occurrence of an undesirable state change. The application of a CCPM-based framework on a max-plus linear discrete event system was proven to be effective.

• 대한화학회지
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• 제68권1호
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• pp.20-24
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• 2024

This article presents the advantages of utilizing gossypol and its derivatives as reagents for iron (III) (Fe (III)) ions. A novel spectrophotometric method has been developed for the determination of Fe (III) using gossypol derivatives in the presence of a universal buffer solution. Optimal conditions have been identified, and the composition and stability constants of the Fe (III) complex with gossypolacetic acid have been determined.

• 대한전자공학회논문지SD
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• 제48권7호
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• pp.48-56
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• 2011

최근 NAND 플래시 메모리를 이용한 새로운 저장매체인 SSD(Solid State Disk)가 모바일 기기를 중심으로 HDD(Hard Disk Drive)를 대체하면서 가격대비 성능을 향상시키려는 연구가 다양한 접근 방식을 통해 진행 중이다. 병렬처리를 통한 NAND 플래시 대역폭 향상을 위해 채널수를 확장하면서 호스트(PC)와 NAND 플래시 간의 버퍼 캐시의 역할을 하는 DRAM 버퍼가 SSD 성능 개선의 bottleneck으로 작용하게 되었다. 이 문제를 해소하기 위해 본 논문에서는 DRAM Multi-bank를 활용한 스케줄링 기법을 통해 DRAM 버퍼 대역폭을 개선함으로써 저비용으로 SSD의 성능을 향상시키는 효과적인 방안을 제안한다. 호스트와 NAND 플래시 다중 채널이 동시에 DRAM 버퍼의 접근을 요청하는 경우, 이들의 목적지를 확인하여 DRAM 특성을 고려한 스케줄링 기법을 적용함으로써 bank 활성화 시간과 row latency에 대한 overhead를 감소시키고 결과적으로 DRAM 버퍼 대역폭 활용을 최적화할 수 있다. 제안한 기법을 적용하여 실험한 결과, 무시할만한 수준의 하드웨어 변경 및 증가만으로 기존의 SSD 시스템과 비교하여 SSD의 읽기 성능은 최대 47.4%, 쓰기 성능은 최대 47.7% 향상됨을 확인하였다.

• 사물인터넷융복합논문지
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• 제8권4호
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• pp.9-15
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• 2022

낸드 플래시 메모리는 저전력 소비와 빠른 데이터 처리 속도 때문에 다양한 저장 장치의 미디어로 사용되고 있다. 그러나 데이터의 읽기 처리 속도가 쓰기 처리 속도와 비교하여 약 10배 빠른 비대칭 속도의 특징이 있기 때문에 속도차이를 개선하기 위한 다양한 연구가 진행되고 있다. 특히 플래시 전용 버퍼 관리 정책은 대부분 쓰기 속도를 개선하기 위해 연구되어 왔다. 그러나 최근에 다양한 목적으로 사용되고 있는 플래시 메모리로 구성된 SSD(solid state disk)는 쓰기 성능보다 읽기 성능에 취약한 문제가 있다. 본 논문에서는 낸드 플래시 메모리로 구성된 SSD에서 쓰기 성능보다 읽기 성능이 더 좋지 않은 이유를 밝히고 이를 개선하기 위한 버퍼 관리 정책을 연구한다. 본 논문에서 제안하는 버퍼 관리 정책은 읽기 데이터의 패턴을 분석하고 미래에 요청될 데이터를 낸드 플래시 메모리에서 미리 읽어두는 정책을 적용하여 플래시 기반 저장 장치의 속도를 개선하는 방법을 제안한다. 또한, 시뮬레이션을 통해 미리 읽기 정책의 효과를 증명한다.

• 전자공학회논문지
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• 제53권1호
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• pp.36-42
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• 2016

다중 셀 기반의 저장장치 특히, TLC 낸드 플래시는 낮은 가격을 무기로 SSD에 채용되고 있다. 그러나 TLC는 기존의 MLC대비 느린 성능과 내구성으로 인해 일부 블록(Block)을 SLC 영역으로 할당하여, 버퍼로 사용함으로써 성능을 개선하는 구조를 발전시켜 왔다. 본 논문에서는 SLC 버퍼 성능을 보다 향상시키기 위하여 SLC 블록에 대해 페이지 덮어쓰기 기능을 도입하였다. 이를 통해, 제한된 회수 이내에서 지움 동작 없이 데이터 갱신을 가능하도록 했다. 특히, 기존의 SLC 버퍼 영역이 채워지는 경우 유효 페이지를 TLC 블록으로 이동 복사하고, 해당 블록을 지워야 하는데, 제안된 방법을 통해 유효 페이지 복사 및 지움 동작을 50% 이상 줄일 수 있었다. 시뮬레이션 평가 결과 기존의 SLC 버퍼 대비 버퍼 덮어 쓰기를 통해 2배의 쓰기 성능 개선을 달성 하였다.

• 전자공학회논문지
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• 제50권8호
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• pp.143-150
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• 2013

솔리드 스테이트 디스크 (SSD)는 고성능 개인용 컴퓨터나 서버 분야에서 뛰어난 특성과 성능을 바탕으로 입지를 넓혀 나가고 있다. 특히 낸드 플래시 메모리에 기반한 SSD가 주류를 이루며 이미 거대한 시장을 확보하고 있는 낸드 플래시 메모리 시장의 큰 부분을 차지하고 있다. 이러한 낸드 플래시 메모리 기반 SSD에는 보통 낸드 플래시 메모리의 특성을 숨기기 위하여 DRAM으로 제작되는 캐시 버퍼가 장착되는데 이 캐시 버퍼는 보다 높은 성능을 달성하기 위해 나중 쓰기 방식을 활용하고 이는 기존의 낸드 플래시 메모리 만을 고려한 스케줄링 기법들을 I/F에서 효과적으로 활용할 수 없게 한다. 따라서 본 논문에서는 I/F에서 사용할 수 있는 캐시 버퍼를 고려한 스케줄링 기법을 제안하고자 한다. 스케줄링 기법은 크게 두 가지 기준을 가지고 스케줄링을 진행하는데 캐시 버퍼의 적중 여부와 읽기 요청에 대한 우선순위이다. 이는 캐시 버퍼에 적중한 요청들을 먼저 처리하여 처리속도를 증가시키고 시스템 성능에 보다 큰 영향을 끼치는 읽기 요청의 지연시간을 줄이기 위함이다. 실험 결과에 따르면 제안하는 스케줄링 기법을 사용했을 때 약 26% 향상된 읽기 성능을 보여주었다.

• Molecules and Cells
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• 제20권1호
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• pp.119-126
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• 2005

${\alpha}$-Expansins are bound to the cell wall of plants and can be solubilized with an extraction buffer containing 1 M NaCl. Localization of ${\alpha}$-expansins in the cell wall was confirmed by immunogold labeling and electron microscopy. The subcellular localization of vegetative ${\beta}$-expansins has not yet been studied. Using antibodies specific for OsEXPB3, a vegetative ${\beta}$-expansin of rice (Oryza sativa L.), we found that OsEXPB3 is tightly bound to the cell wall and, unlike ${\alpha}$-expansins, cannot be solubilized with extraction buffer containing 1 M NaCl. OsEXPB3 protein could only be extracted with buffer containing SDS. The subcellular localization of the OsEXPB3 protein was confirmed by immunogold labeling and electron microscopy. Gold particles were mainly distributed over the primary cell walls. Immunohistochemistry showed that OsEXPB3 is present in all regions of the coleoptile and root tissues tested.

• 한국전기전자재료학회논문지
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• 제21권1호
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• pp.23-28
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• 2008

In this paper, transient characteristics of the Punch Through Insulated Gate Bipolar Transistor (PT-IGBT) have been studied. On the contrary to Non-Punch Through Insulated Gate Bipolar Transistor(NPT-IGBT), it has a buffer layer and reduces switching power loss. It has a simple drive circuit controlled by the gate voltage of the MOSFET and low on-state resistance of the bipolar junction transistor. The transient characteristics of the PT-IGBT have been analyzed analytically. Excess minority carrier and charge distribution in active base region, the rate of anode voltage with time are expressed analytically by adding the influence of buffer layer. The experimental data is obtained from manufacturer. The theoretical predictions of the analysis have been compared with the experimental data obtained from the measurement of a device(600 V, 15 A) and show good agreement.

• 한국통신학회논문지
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• 제28권9B호
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• pp.783-792
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• 2003

We consider a finite-buffer discrete-time queueing system with fixed-size bulk-service discipline: Geo/ $G^{B}$1/K＋B. The main purpose of this paper is to present a performance analysis of this system that has a wide range of applications in Asynchronous Transfer Mode (ATM) and other related telecommunication systems. For this purpose, we first derive the departure-epoch probabilities based on the embedded Markov chain method. Next, based on simple rate in and rate out argument, we present stable relationships for the steady-state probabilities of the queue length at different epochs: departure, random, and arrival. Finally, based on these relationships, we present various useful performance measures of interest such as the moments of number of packets in the system at three different epochs and the loss probability. The numerical results are presented for a deterministic service-time distribution - a case that has gained importance in recent years.s.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.736-744
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• 2016

Network on chip (NoC) is an emerging technology in the field of multi core interconnection architecture. The routers plays an essential components of Network on chip and responsible for packet delivery by selecting shortest path between source and destination. State-of-the-art NoC designs used routing table to find the shortest path and supports four ports for packet transfer, which consume high power consumption and degrades the system performance. In this paper, the multi port multi core router architecture is proposed to reduce the power consumption and increasing the throughput of the system. The shared buffer is employed between the multi ports of the router architecture. The performance of the proposed router is analyzed in terms of power and current consumption with conventional methods. The proposed system uses Modelsim software for simulation purposes and Xilinx Project Navigator for synthesis purposes. The proposed architecture consumes 31 mW on CPLD XC2C64A processor.