• 한국통신학회논문지
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• 제32권3C호
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• pp.306-313
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• 2007

본 논문에서는 높은 에러정정 효율을 보이는 터보코드 알고리즘을 FPGA H/W(hardware) 자원 내에 효율적으로 구현하였다. 본 논문은 구속장의 크기가 3, 1/3 인코더, 2048 사이즈의 랜덤 인터리버에 기반한 터보코드 알고리즘을 사용한다. 제안된 H/W는 델타를 이용하여 알파와 베타를 연산하는 MAP 블록과 각 값들을 저장하는 버퍼 및 람다의 계산을 위한 곱셈기와 람다를 저장하는 버퍼로 구성된다. 제안된 알고리즘과 하드웨어 구조는 C++ 언어를 이용하여 검증하였고, VHDL을 이용하여 하드웨어 구현한 후 FPGA에 적용하여 무선통신 환경에서 성능에 대한 유효성을 보였다. 구현된 H/W는 VERTEX4 XC4VFX12-12-SF363의 FPGA를 타겟으로 하였고 최대 131.533MHz (7.603ns)에서 안정적으로 동작할 수 있었다.

• Journal of electromagnetic engineering and science
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• 제6권3호
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• pp.147-154
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• 2006

In this paper, we propose and present implementation results of a high-speed turbo decoding algorithm. The latency caused by (de) interleaving and iterative decoding in a conventional maximum a posteriori(MAP) turbo decoder can be dramatically reduced with the proposed design. The source of the latency reduction is come from the combination of the radix-4, dual-path processing, parallel decoding, and rearly-stop algorithms. This reduced latency enables the use of the turbo decoder as a forward error correction scheme in real-time wireless communication services. The proposed scheme results in a slight degradation in bit-error rate(BER) performance for large block sizes because the effective interleaver size in a radix-4 implementation is reduced to half, relative to the conventional method. Fixed on the parameters of N=212, iteration=3, 8-states, 3 iterations, and QPSK modulation scheme, we designed the adaptive high-speed turbo decoder using the Xilinx chip (VIRTEX2P (XC2VP30-5FG676)) with the speed of 17.78 Mb/s. From the results, we confirmed that the decoding speed of the proposed decoder is faster than conventional algorithms by 8 times.

• 한국전자파학회논문지
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• 제10권6호
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• pp.855-865
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• 1999

본 논푼에서는 주파수 선택적 레일리 페이딩 채널에서 16 QAM-TCM의 BER 성능을 개선하는 방법을 제시한다. 주파수 선택적 페이딩 환경에서는 ISI 등, 페이딩에 의한 성능열화가 극히 심하므로 이에 대한 보상 방안으로 가우시안 보상기법을 이용한 다중 파일롯 심별에 의한 보상 방법을 제안하였다. 또한 대역폭 확장 없이 우수한 부호화 이득을 얻을 수 있는 트렐리스 부호화 방법을 적용하였으며 연집 에러를 방지하고자 비트 리버설 블럭 인터리벙 기법을 개선하여 적용하였다. 컴퓨터 시율레이션 결과 주파수 선택적 레일리 페이 딩 환경에서 기존의 PSAM 방법을 적용한 것보다 우수한 성능 개선 효과를 확인 할 수 있었다

• 전자공학회논문지C
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• 제34C권2호
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• pp.1-11
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• 1997

We developed a base station modulator ASIC for CDMA digital cellular system. In CDMA digital cellular system, the modulation is performed by convolutional encoding and QPSK with spread spectrum. The function blocks of base station modulator are CRC, convolutional encoder, interleaver pseudo-moise scrambler, power control bit puncturing, walsh cover, QPSK, gain controller, combiner and multiplexer. Each function block was designed by the logic synthesis of VHDL codes. The VHDL code was described at register transfer level and the size of code is about 8,000 lines. The circuit simulation and logic simulation were performed by COMPASS tools. The chip (ES-C2212B CMB) contains 25,205 gates and 3 Kbit SRAM, and its chip size is 5.25 mm * 5,45 mm in 0.8 mm CMOS cell-based design technology. It is packaged in 68 pin PLCC and the power dissipation at 10MHz is 300 mW at 5V. The ASIC has been fully tested and successfully working on the CDMA base station system.

• 한국통신학회논문지
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• 제22권5호
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• pp.1083-1096
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• 1997

To implement satellite B-ISDN/ATM network, it needs to gurantee reliable transport via satelite in the poor BER environment. So, it requires to use channel coding (FEC:Forward Error Correction) schemes for improvement of BER performance, but these coding effects evoke burst errors and degradation of the QoS. Therefore we have to investigate new algorithm that compensates these weaknesses. We consider convolutional coding and concatenated coding among FEC schemes as FEC for satellite transmission and choose different compensational algorithm by the error characteristics of the using type of FEC. In using concatenated coding, this paper proposes the satellite system structure for interconnection to the terrestrial network and proposes the channel coding algorithm for improvement of transmission performances. We execute performance evaluation of the proposed algorithm by computer simulation. In detail, we propose 4 types of application ATM cell to the block coding(Reed-Solomon) and propose the new 55 byte ATM cell that enforces the error correction capability of cell header by the BCH coding. Then we propose the outer interleaverand the cell unit interleaver that evoke maximum coding effect of BCH code.

• 한국통신학회논문지
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• 제27권3A호
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• pp.173-179
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• 2002

본 논문에서는 유니온 상한과 같은 성능 한계(Performance bound)와 부호어의 무게 도수(Weight frequency)에 기반을 둔 인터리버의 성능 분석 기법을 제안한다. 새로운 기법의 적용을 위해 블록, 의사 랜덤, 그리고 3GPP 규격의 프라임 인터리버를 설계, 비교하였으며, 특히 S-랜덤 인터리버의 경우 검색 창의 크기를 다르게 하여 분석 기법을 적용하여 보았다. 성능 분석을 위해 3GPP 규격에 부합되는 터보 부호화기 및 복호기를 MATLAB을 이용하여 설계한 후 AWGN 채널 환경에서 시뮬레이션 하였다. 분석 결과에 의하면, 두 기준을 모두 고려하였을 때 빠른 분석 시간과 함께 좀더 명확한 인터리버의 성능을 예측할 수 있음이 확인되었다.

• 한국통신학회논문지
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• 제24권10A호
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• pp.1563-1570
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• 1999

본 논문은 디지털 지상파 TV 방송 시스템에서 erasure 기술을 이용한 연판정 복조방법에 관한 것으로, 제안된 디코더는 COFDM 시스템의 송신기에서 삽입된 pilot으로부터 구해진 채널상태정보를 이용하여 복호화를 행한다. 입력되는 I, Q의 데이터는 우선 branch metric을 구하는 블록으로 입력되어 branch metric을 구한다. 이 때 채널상태정보도 branch metric을 구하는 블록으로 입력되어 새로운 branch metric을 구한다. 이렇게 구해진 새로운 branch metric은 COFDM 시스템에서의 각각의 캐리어의 채널상태를 각각 반영하였기 때문에 종전의 branch metric 계산방법에 비해 성능 개선을 가져올 수 있다. 본 논문에서는 ETS 300 744[1]의 표준에 정의되어 있는 Rayleigh fading 채널을 이용하여 이의 성능개선 정도를 확인하였다. 모의실험 결과 종래의 단순한 branch metric 계산 방법보다 비트 인터리버와 심벌 인터리버를 모두 사용할 경우에는 0.15 ∼ 0.7 dB 정도의 성능개선을, 심벌 인터리버만을 사용하였을 경우에는 2.2 ∼ 2.0 dB 정도의 성능 개선을 확인할 수 있었다.

• 한국통신학회논문지
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• 제33권12C호
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• pp.1006-1013
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• 2008

CZZ(Concatenated Zigzag) 부호는 LDPC 부호의 한 종류로서 빠른 부호화가 가능하며, CZZ 부호를 포함한 LDPC 부호는 부호의 길이가 짧을 경우 짧은 사이클이 부호의 성능에 큰 영향을 미친다. 본 논문에서는 길이 4인사이클을 제거하는 2차 다항식 인터리버를 설계하여 이를 이용한 CZZ 부호를 다양한 페이딩 채널 환경에서 터보부호와 성능을 비교 분석하였다. 폐이딩 채널 환경으로 주파수에 평탄하며 느린 페이딩 채널 환경의 근사모델인quasi-static 페이딩 채널, block 페이딩 채널, 빠른 페이딩 채널 환경인 비 상관(uncorrelated) 페이딩 채널과 상관(correlated) 페이딩 채널, 또한 차세대(4세대) 통신 환경을 가정한 주파수 선택적 페이딩 채널을 고려하였다. 모의실험을 통해 CZZ 부호가 터보 부호와 유사한 성능을 보이는 것을 확인하였다. 따라서, CZZ 부호의 다른 장점을 고려하면 CZZ 부호가 차세대 무선 통신 시스템을 위한 오류정정기법으로 사용될 수 있음을 확인할 수 있다.

• 한국통신학회논문지
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• 제25권7A호
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• pp.994-1004
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• 2000

본 논문에서는 무선과 같은 대역 제한되고 잡음의 영향이 심한 환경에서 동영상 부호화를 위해 H.263를 이용하여 비트스트림을 구성하였다. 구현된 비트스트림의 실제 데이터 부분에 대한 UEP를 위해 제안된 EREC 알고리즘을 적용하여 EREC 서부프레임을 구현한다. 이러한 것은 블록단위의 재동기를 할 수 있어 에러의 전파를 최소로할 수 있고 INTRADC, MVD와 같은 중요 비트위치알 수 있다. 이러한 중요비트 위치를 이용하여 클래스를 분류하고 클래스정보에 의해 가변적인 puncturing 테이블을 설계하였으며 터보 코드의 부호율을 클래스에 따라 다르게 설계하였다. 채널코딩은 터보 코드를 사용하고 인터리버는 EREC 서브프레임 단위의 가변 부호율을 적용시 중요비트의 부가 비트가 제거되지 않고 가변적인 크기이지만 송, 수신단에서 항상 동일하게 설계한다. 시뮬레이션 결과 비트오류확률 측면에서 EEP와 비슷한 부호율을 갖는 UEP는 개선된 결과를 얻을 수 있었고 영상에 적용한 결과 중요 비트들의 보호에의해 주관적, 객관적 화질이 좋아짐을 알 수 있었다.

• 대한전자공학회논문지TC
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• 제42권7호
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• pp.27-34
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• 2005

Iterative detection은 additive white Gaussian noise(AWGN) channel의 경우 interleaver들을 포함한 조합유한상태머신(concatenated Finite State Machine)들에 대해 근사적으로 optimal solution에 가깝다는 것이 입증되었습니다. 수신단에서 정확한 채널 상태 정보(perfect channel state information)가 얻어질 수 없는 경우 adaptive Iterative detection이 시간적으로 변하거나 또는 부정확한 채널 변수를 다루기위해 필요합니다. Iterative detection과 adaptive iterative detection대한 기본 building block은 각각 Soft-Input Soft-Output (SISO)와adaptive SISO (A-SISO)입니다. SISO와 A-SISO의 complexity은 state memory나 channel memory에 비례해서 지수적으로 증가합니다. 본 논문에서는 Reduced State SISO (RS-SISO) 알고리즘이 A-SISO의 complexity 감소를 위해 적용되어 fading ISI channel을 통한 serially concatenated CPM의 성능이 adaptive iterative detection을 이용하면 터보 코드 같은 성능을 나타내는 것과 또한 RS-A-SISO system이 큰 iterative detection gain을 가지는 것을 보였습니다. RS-A-SISO 알고리즘에 대한 다양한 design option들의 성능을 평가하였으며 성능과 complexity를 비교하였습니다. 또한 보통 AWGN 채널에서 사용되어지는 density evolution 분석기법이 주파수 선택적인 페이딩 채널에서 RS-A-SISO 시스템에서도 좋은 분석기법임을 보였습니다