• 전자공학회논문지
• /
• 제53권12호
• /
• pp.42-49
• /
• 2016

논문은 저면적 비트-직렬 두 최소값 생성기를 제안한다. Min-sum 복호 알고리즘을 적용한 LDPC 복호기에서 두 최소값 생성기가 가장 큰 하드웨어 복잡도를 가지기 때문에, 두 최소값 생성기의 저면적 구현이 매우 중요하다. 하드웨어 면적을 줄이기 위해 비트-직렬 방식의 LDPC 복호기가 제안되었다. 하지만 기존의 비트-직렬 방식의 생성기는 하나의 최소값만 찾을 수 있어 BER 성능이 감소되었다. 제안하는 생성기는 두 최소값을 모두 찾을 수 있어 BER 성능열화를 극복하고 저면적의 LDPC 복호기 구현이 가능하다. 또한 기존의 두 최소값 생성기들과 비교하여 면적-시간 복잡도에서 가장 좋은 성능을 보인다.

• 한국통신학회논문지
• /
• 제25권3A호
• /
• pp.406-411
• /
• 2000

무선 ATM 시스댐에서 효율적인 데이터 전송을 위해서는 우수한 오류 정정 부호가 필요하다. 본 논문에서는 오류 정정 부호로 RCPSCCC를 사용한 적응 하이브리드 ARQ 기법을 제안한다. 이 RCPSCCC의 부호율은 채널 환경과 데이터 종류에 따라 조절된다. 레일레이와 라이시안 페이딩 채널에서 BER(Bit Error Ratio)과 WER(Word Error Ratio)의 상한계(upper bound)를 outer 부호기 와 inner 부호기 의 유효 자유거리(effective free distances)만을 사용하여 유도한다. RCPSCCC를 적응 하이브리드 ARQ 프로토콜에 적용함으로서 효율적인 데이터 전송을 할 수 있다.

• 한국통신학회논문지
• /
• 제24권12A호
• /
• pp.1862-1867
• /
• 1999

무선 ATM 시스템에서 효율적인 데이터 전송을 위해서는 우수한 오류 정정 부호가 필요하다. 본 논문에서는 오류 정정 부호로 RCPSCCC를 사용한 적응 하이브리드 ARQ 기법을 제안한다. 이 RCPSCCC의 부호율은 채널 환경과 데이터 종류에 따라 조절된다. 레일레이와 라이시안 페이딩 채널에서 BER(Bit Error Ratio)과 WER(Word Error Ratio)의 상한계(upper bound)를 outer 부호기의 inner 부호기의 유효 자유거리(effective free distances)만을 사용하여 유도한다. RCPSCCC를 적응 하이브리드 ARQ 프로토콜에 적용함으로서 효율적인 데이터 전송을 할 수 있다.

• ETRI Journal
• /
• 제32권4호
• /
• pp.493-502
• /
• 2010

The operation time of an encoder is one of the critical implementation issues for satisfying the timing requirements of Long Term Evolution (LTE) systems because the encoder is based on binary operations. In this paper, we propose a design and implementation of a latency efficient encoder for LTE systems. By virtue of 8-bit parallel processing of the cyclic redundancy checking attachment, code block (CB) segmentation, and a parallel processor, we are able to construct engines for turbo codings and rate matchings of each CB in a parallel fashion. Experimental results illustrate that although the total area and clock period of the proposed scheme are 19% and 6% larger than those of a conventional method based on a serial scheme, respectively, our parallel structure decreases the latency by about 32% to 65% compared with a serial structure. In particular, our approach is more latency efficient when the encoder processes a number of CBs. In addition, we apply the proposed scheme to a real system based on LTE, so that the timing requirement for ACK/NACK transmission is met by employing the encoder based on the parallel structure.

• ETRI Journal
• /
• 제34권1호
• /
• pp.35-43
• /
• 2012

This paper presents a delay-locked-loop-based clock and data recovery (CDR) circuit design with a nB(n+2)B data formatting scheme for a high-speed serial display interface. The nB(n+2)B data is formatted by inserting a '01' clock information pattern in every piece of N-bit data. The proposed CDR recovers clock and data in 1:10 demultiplexed form without an external reference clock. To validate the feasibility of the scheme, a 1.7-Gbps CDR based on the proposed scheme is designed, simulated, and fabricated. Input data patterns were formatted as 10B12B for a high-performance display interface. The proposed CDR consumes approximately 8 mA under a 3.3-V power supply using a 0.35-${\mu}m$ CMOS process and the measured peak-to-peak jitter of the recovered clock is 44 ps.

• 한국통신학회논문지
• /
• 제27권6B호
• /
• pp.569-578
• /
• 2002

This paper proposes a new multicarrier code division multiple access (CDMA) system. The proposed multicarrier CDMA system provides the advantages that the transmission bandwidth is more efficiently utilized by using divided spreading sequence, time and frequency diversity is achieved in frequency selective nultipath (acting channel, and inter-carrier interference (ICI) can be minimized by using specific data and code pattern. In this system, transmitted data bits are serial-to-parallel converted to some parallel branches. On each branch each bit is direct-sequence spread-spectrum modulated by divided spreading sequences and transmitted using orthogonal carriers. The receiver providers a Rake for each carrier, and the outputs of Rakes are combined to get time and frequency diversity. This multicarrier CDMA system allows additional flexibility in the choice of system parameters. Upon varying system parameters, bit error rate (BER) performance is examined for the proposed multicarrier CDMA system. Simulation results show that the proposed multicarrier CDMA scheme can achieve better performance than the other types of conventional multicarrier CDMA systems.

• 한국정보전자통신기술학회논문지
• /
• 제4권4호
• /
• pp.278-285
• /
• 2011

본 논문에서는 DVB-S2 표준안에서 권고되고 있는 irregular LDPC 부호의 다양한 부호화율에서 부호화 방식 및 복호화 방식에 대해 살펴보고 이에 대한 성능분석을 하였다. 또한 이의 구현에 있어서 효율적인 메모리 할당 및 이에 따른 구현 방법에 대해 연구하였다. LDPC 복호기를 구현하는 방안에는 직렬, 부분병렬, 완전병렬 방식이 있으며, 부분병렬방식이 하드웨어 복잡도와 복호속도를 절충하는 방안이다. 따라서 본 논문에서는 부분병렬 구조를 기반으로 하는 LDPC 복호기의 메모리 설계에서 효율적인 체크노드, 비트노드, LLR 메모리의 구조를 제안하고저 한다.

• Journal of Communications and Networks
• /
• 제7권1호
• /
• pp.13-20
• /
• 2005

In this paper, a new multi carrier, direct sequence code division multiple access (MC-DS-CDMA) system is proposed. Our new signal construction is based on convolutional encoding of the transmitted data, serial-to-parallel (S/P) conversion of the encoded data, Walsh-Hadamard-transformation (WHT), a second S/P conversion of the WHT outputs, spread spectrum (SS) modulation with a common pseudo-noise (PN) sequence, and then multicarrier transmission. The system bit error rate (BER) performance in frequency selective fading channel in the presence of additive white Gaussian noise (AWGN) and a jamming tone is analyzed and simulated. The numerical results are compared with those from an orthogonal MC-DS-CDMA system of Sourour and Nakagawa [7]. It is shown that the two systems have almost the same BER performance, but the proposed scheme has better anti-jamming ability.

• 전자공학회논문지
• /
• 제50권1호
• /
• pp.157-165
• /
• 2013

본 논문에서는 리프팅 기반 일차원 (9,7) 이산 웨이블렛 변환(Discrete Wavelet Transform, DWT) 필터에 대한 효율적인 디지트 시리얼 VLSI 구조를 제안하였다. 제안한 구조는 연산을 디지트 단위로 처리하여 하드웨어 자원 소모량을 줄이고 승산기를 단순한 쉬프트와 덧셈 연산으로 대체하여 하드웨어를 최소화하였다. 적절한 데이터 비트할당을 위하여 PSNR을 분석하였고 이에 따라 입 출력 및 내부 데이터에 대한 비트를 정하였다. recursive folding 방식의 스케줄링을 적용할 때에 피드백에 의한 데이터 레이턴시로 인한 성능저하가 되지 않도록 설계하였다. 제안된 구조는 디지트 시리얼 구조를 통해 적은 하드웨어 자원을 사용하면서 100% 하드웨어 효율을 유지할 수 있도록 설계함으로써 하드웨어 비용과 성능을 동시에 고려하였다. 제안된 구조는 VerilogHDL로 모델링 하여 검증하였고 Synopsys사의 Design Compiler로 동부하이텍 0.18um 표준 셀 라이브러리를 사용하여 합성하였으며 2 input NAND 게이트 기준 3,770개의 게이트 수와 최대 동작주파수 330MHz의 결과를 얻었다.

• 대한전자공학회논문지SD
• /
• 제39권9호
• /
• pp.45-54
• /
• 2002

P45 본 논문에서는 SOC의 내장된 코어를 테스트하기 위한 새로운 DFT 방법인 순차적 테스트 데이터 압축 방법을 제안한다. 순차적 테스트 데이터 압축 방법은 테스트 데이터양을 줄이기 위하여 공유 비트 압축과 고장 무검출 패턴 압축 방법을 이용하였다. 그리고 순차적 테스트 데이터 압축 방법을 이용하는 회로는 스캔 DFT 방법을 기반으로 하고 있으며, test-per-clock 방법을 적용하여 매 클럭마다 테스트 할 수 있는 구조를 가지고 있다. 제안된 압축 방법의 실험을 위하여 벤치마크 회로인 ISCASS85와 ISCASS89 완전 스캔 버전을 이용하였으며, ATPG와 고장 시뮬레이션을 위하여 ATALANTA를 사용하였다. 실험 결과 순차적 테스트 데이터 압축 방법의 테스트 데이터의 양이 스캔 DFT를 적용한 회로에 비해 최대 98% 까지 줄어듦을 확인하였다.