• 대한전자공학회논문지SP
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• 제41권6호
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• pp.19-24
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• 2004

본 논문에서는 LCD (liquid crystal display) 생산라인에서 컴퓨터 비전에 의한 BLU (back light unit)의 고해상도 정밀검사를 원활하게 하기 위해 SIMD (single instruction stream and multiple data stream)형 병렬 구조의 다중 프로세서를 이용하여 계산 집약적인 NTGST (noise-tolerant generalized symmetry transform) 검사 알고리즘을 병렬구현 하였다. 먼저 알고리즘 자체의 속도향상을 위해 C 코드의 최적화를 거친 후, 순차형 프로그램을 N개의 데이터를 동시에 처리하는 SIMD형 언어로 변환하고, 검사영상 데이터를 SIMD형 다중프로세서에서 P개의 각 쓰레드에 분할 할당함으로써 O(NP)의 속도향상이 가능하도록 하였다. Dual Pentium Ⅲ 프로세서를 사용하여 실험한 결과, 제안한 병렬시스템은 기존보다 Sp=8 배 이상 고속 처리가 가능하여, 다양한 크기의 BLU에 대한 고해상도 정밀검사장비에도 신축적으로 확장적용 가능함을 확인하였다.

• 한국정보통신학회논문지
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• 제24권6호
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• pp.736-743
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• 2020

모듈러 곱셈은 타원곡선 암호 (elliptic curve cryptography; ECC), RSA 등의 공개키 암호에서 중요하게 사용되는 산술연산 중 하나이며, 모듈러 곱셈기의 성능은 공개키 암호 하드웨어의 성능에 큰 영향을 미치는 핵심 요소가 된다. 본 논문에서는 워드기반 몽고메리 모듈러 곱셈 알고리듬의 효율적인 하드웨어 구현에 대해 기술한다. 본 논문의 모듈러 곱셈기는 SEC2 ECC 표준에 정의된 소수체 GF(p)와 이진체 GF(2k) 상의 11가지 필드 크기를 지원하여 타원곡선 암호 프로세서의 경량 하드웨어 구현에 적합하도록 설계되었다. 제안된 곱셈기 구조는 부분곱 생성 및 가산 연산과 모듈러 축약 연산이 파이프라인 방식으로 처리하며, 곱셈 연산에 소요되는 클록 사이클 수를 약 50% 줄였다. 설계된 모듈러 곱셈기를 FPGA 디바이스에 구현하여 하드웨어 동작을 검증하였으며, 65-nm CMOS 표준셀로 합성한 결과 33,635개의 등가 게이트로 구현되었고, 최대 동작 클록 주파수는 147 MHz로 추정되었다.

• 대한임베디드공학회논문지
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• 제12권1호
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• pp.1-10
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• 2017

Recently, with the ever-increasing complexity of industrial robot systems, it has been greatly attention to adopt a multi-core based motion controller with high cost-performance ratio. In this paper, we propose a software architecture that aims to utilize the computing power of multi-core processors. The key concept of our architecture is to use shared memory for the interplay between threads running on separate processor cores. And then, we have integrated our proposed architecture with an industrial standard compliant IDE for automatic code generation of motion runtime. For the performance evaluation, we constructed a test-bed consisting of a motion controller with Preempt-RT Linux based dual-core industrial PC and a 3-axis industrial robot platform. The experimental results show that the actuation time difference between axes is 10 ns in average and bounded up to 689 ns under $1000{\mu}s$ control period, which can come up with real-time performance for industrial robot.

• 한국통신학회논문지
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• 제33권4A호
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• pp.387-393
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• 2008

본 논문에서는 TDD HSDPA(Time Division Duplex High Speed Downlink Packet Access)와 WiBro(Wireless Broadband Portable Internet) 와 같은 이동통신 규격을 지원하는 SDR(Software Defined Radio) 단말 모뎀 플랫폼을 제안한다. 제안하는 SDR 플랫폼은 DSP, FPGA, 마이크로프로세서 등 프로그래밍 가능한 소자들을 채용하여 HSDPA와 WiBro와 같은 기능을 담당하는 프로그램 등이 하드웨어 플랫폼 상에 다운로드 가능하도록 하였다. 제안하는 플랫폼은 이동통신네트워크의 멀티모드 단말시스템을 위한 물리계층 규격의 기능검증 등에 사용될 수 있다. 본 논문은 먼저 HSDPA와 WiBro 시스템의 물리계층 수신구조를 설명하고, 제안하는 SDR 플랫폼의 하드웨어 구현 방법과 각 모드에 요구되는 기능과 구현한 하드웨어 플랫폼 상에서의 최적화된 신호 흐름의 설계방법을 제시한다. 마지막으로 테스트신호를 이용한 루프백(loopback) 테스트를 통하여 제안한 SDR 플랫폼 상에 동작하는 각 모드 별 링크 성능을 보여준다. 제시된 실험 성능은 컴퓨터 시뮬레이션 성능과 비교하였다.

• 정보처리학회논문지A
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• 제11A권1호
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• pp.49-56
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• 2004

반도체 미세 공정의 개발과 더불어, 높아진 집적도 및 동작 클럭의 고속화로 단일 프로세서 시스템 성능은 지속적으로 개선되고 있다. 이 결과 기가헬즈 이상의 클럭 속도를 가지는 개인용 컴퓨터가 보편적인 데스크 탑 시스템으로 자리잡게 되었으며, 불과 수년 전의 고가 대형 시스템은 점차 이러한 작은 시스템들을 상호 연결망으로 연결한 형태로 급속히 대체되어가고 있다. 이러한 구조의 클러스터 컴퓨터는 높은 확장성과 고성능을 얻을 수 있으므로, 점차 그 영역을 확대해나가고 있으나, 상호 연결망의 대역폭 및 지연에 따라 성능 제한 요소는 여전히 존재하고 있으며, 이러한 이유로 SCI, Myrinet, Gigabit Ethernet 등 고속의 상호 연결망이 클러스터 시스템의 연결 구조로 사용되고 있다. 프로세서 속도의 개발과 더불어 상호 연결망의 속도 또한 개선되어 왔는데, 상호 연결망은 그 대역폭을 늘리는 것과, 상호 연결망을 이용한 경우의 통신 시간지연의 축소로 볼 수 있다. 대역폭의 확장 및 지연시간의 단축은 상호 연결망의 고속화를 통하여 이루어질 수 있으나, 작은 면적에 집적되어 있는 프로세서와는 달리, 보다 넓은 면적에 펼쳐져 있는 상호 연결망의 동작 속도는, 물리적 거리에 의한 지연으로 인하여 개선의 난이도가 높으며, 따라서 클러스터 시스템의 확장 규모는 상호 연결망의 병목 현상에 의하여 제한된다고 할 수 있다. 이러한 이유로 보다 높은 대역폭의 상호 연결망을 구현하려는 노력은 복수개의 연결 구조를 이용한 형태로 개선되어 왔으며, 고속으로 동작하는 SCI 점 대 점 연결구조론 이용한 다중연결 형태의 시스템이 활발히 연구되어 왔다. 본 논문은 이러한 이중 점 대 점 연결 구조 시스템의 성능 제한 요소인 접근 시간 및 효율을 개선하기 위하여, 두개 중 하나의 점 대 점 연결을 링 형태로, 나머지 하나는 링을 몇 개의 노드의 묶음으로 분할하여 연결하는 구성을 제시하였으며, 방송 및 일 대 일 전송에 적합한, 간단하고 효율적인 경로 설정 방법과 적절한 묶음의 수를 제시하였다. 본 논문에 제시한 구조의 시스템의 성능 측정의 비교 대상으로, 최신 시스템에 채용되어 있는 반대방향 이중 링 구조를 비교 대상으로 하였으며, 반대방향 이중 연결 구조에 비하여 단 논문에 제시한 상호연결망 구성 및 트랜잭션 경로 설정 방법이 상대적으로 우수함을 시뮬레이션을 통하여 검증하였다. 실험 결과, 본 논문에서 제안한 상호연결망 구조 및 트랜잭션 경고 설정 방법을 이용한 경우, 반대방향 이중 링 구조의 시스템 구조에 비하여 단위 트랜잭션의 처리 시간이 1.05∼l.11배 향상되었으며, 시스템의 성능은 1.42∼2.1배 향상되었다.