• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2009년도 춘계학술발표대회
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• pp.1406-1407
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• 2009

본 연구에서는 하드웨어적으로 제한사항이 있는 장비에서 최소한의 보안성을 제공하기 위해 XOR 방식의 Pair-wise 키값을 생성하는 간단한 보안기법을 제안한다. 제안한 보안 기법은 Random Key Predistribution 을 통하여 장비별 시간값과 고유값을 XOR 하여 서로 교환한 후, 상호 교환한 값을 다시 XOR 하여 두 장비간의 Pair-wise 키값을 생성한다. 이후, 지속적으로 변화되는 시간값으로 인해 매 통신시마다 다른 Pair-wise 키값을 사용할 수 있을 것이다. 기존의 보안알고리즘(DES, AES 등)의 연산 보다 매우 간단하고, 노드별 독특한 키 변화패턴을 통하여 키 유출이 어려우며, 장비가 캡처당하는 공격이 발생하더라도 전체 네트워크의 보안성이 저하되지 않는다는 장점을 가진다.

• 전자공학회논문지CI
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• 제47권6호
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• pp.1-7
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• 2010

이 논문은 BCH (Bose-Chaudhuri-Hocquenghem) 코드 기반의 멀티미디어 핑거프린팅의 새로운 구현 알고리즘을 나타낸다. 공모자 검출의 평가는 n-1명 까지 이루어진다. 제안된 알고리즘에서, 사용된 공모공격은 논리조합(AND, OR 그리고 XOR) 과 평균화 계산(Averaging)이다. 핑거프린팅 코드의 생성 단계는 다음과 같다. 1, BIBD {7,4,1} 코드는 생기행렬로 생성된다. 2. BIBD 코드와 BCH 코드를 결합한 새로운 인코딩 방법에서, 두 종류의 코드들은 BCH 엔코딩 처리에 의해서 핑거프린팅 코드가 된다. 3. 단계 2에서 생성된 코드는 핑거프린팅 코드가 되며 BCH {15,7}코드와 유사한 특성을 갖는다. 4. 단계 3의 핑거프린팅 코드로, 공모자 검출을 위한 공모 코드북을 만든다. 실험을 통하여 공모자 검출비는 AND 공모에서 86.6%, OR 공모에서 32.8%, XOR 공모에서 0% 그리고 평균화 공모에서 66.4%임을 각각 확인하였다. 또한 XOR 공모는 전체 공모자를 검출할 수 없는 반면에, 평균화 공모는 n-1명의 공모자를 검출 하고 OR 공모는 k명의 공모자를 검출할 수 있었다.

• 한국통신학회논문지
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• 제31권3C
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• pp.286-292
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• 2006

직렬 합성(composition)과 병렬 합성(XOR)은 암호 스킴의 안전성을 높이기 위해 널리 사용되고 있는 방법이다. 랜덤 순열을 직렬 합성하는 회수가 많아질수록 보다 안전한 랜덤 순열이 되고, 병렬 합성하는 회수가 많아질수록 보다 안전한 랜덤 함수가 된다. 이 두가지 방법을 결합해서, 본고는 다음과 같은 일반화된 형태의 랜덤 함수를 정의한다. $SUM^s - CMP^c = ({\pi}_{sc} ... {\pi}_{(s-1)c+1}){\oplus}...{\oplus}({\pi}_c...{\pi}_1)$. 여기서, ${\pi}_1...{\pi}_{sc}$는 랜덤 순열이다. 랜덤 순열의 총 개수가 고정되어 있을 때, 직렬 합성과 병렬 합성을 각각 얼마만큼 하느냐에 따라 위 함수의 안전성은 달라질 것이다. 임의의 두 암호 스킴의 안전성을 엄밀히 비교하기 위해서는 각각의 정확한 안전성 값을 대상으로 해야 한다. 그러나, 일반적으로 정확한 값이 알려진 경우는 거의 없다. 특히, 매개변수(위 함수의 경우, s, c)의 값이 작을 경우는 밀계(tight bound)가 알려져 있는 경우가 종종 있으나, 일반적인 매개변수에 대해서는 정확한 값이나 밀계가 알려진 경우가 거의 없다. 그래서, 실제 상황에서는 두 암호 스킴의 안전성 비교는, 각각의 불안전성(insecurity)의 상계(upper bound)를 비교함으로써 이루어진다. 안전성을 중요시하는 상황에서는 더 낮은 상계를 갖는 암호 스킴을 선호하게 된다. $SUM^s - CMP^c$의 불안전성은 기존의 여러 결과들을 조합해서 계산할 수 있다. 따라서, 특정$(s_1,c_1),(s_2.c_2)$에 대한 두 함수의 안전성은 각각의 불안전성의 상계값을 계산함으로써 비교될 수 있다. 본고는 일반적인 (s, c)에 대한 $SUM^s - CMP^c$의 불안전성의 상계값의 변화를 알아보고자 한다. 그리고, 보다 낮은 상계값을 얻기 위한 직렬/병렬 합성의 최적의 개수가 무엇인지 조사한다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 2006년도 하계종합학술발표회 논문 초록집
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• pp.389-389
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• 2006

• 한국컴퓨터정보학회논문지
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• 제19권10호
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• pp.81-89
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• 2014

본 논문에서는 서버로의 중복파일을 업로드 방지를 위하여 SA 해쉬 알고리즘을 제안하고 이를 이용하여 서버 시스템을 설계한다. SA 해쉬 값으로 동일한 파일이 서버에 있는 지 검사하고 존재한다면 클라이언트에게 업로드를 받지 않고 기존 파일을 이용하는 방법으로 효율적인 시스템 설계를 할 수 있게 되는 것이다. 중복파일 검사를 할 수 있는 SA 해쉬 알고리즘은 출력하고자 하는 비트 수 n을 한 블록으로 하고 원본 파일을 블록 단위로 나누게 된다. 원본 파일의 mod i 비트와 출력 해쉬 값의 i 비트를 XOR 연산을 하게 된다. 이렇게 반복적으로 원본 파일 길이까지 XOR연산을 하는 것이 SA 해쉬 알고리즘의 메인 루틴이다. 기존 해쉬 함수인 MD5, SHA-1, SHA-2보다 중복파일 업로드 방지 서버 시스템에 적합한 해쉬 함수인 SA 해쉬 알고리즘을 통해 시간 및 서버 스토리지 용량의 절약을 도모할 수 있다.

• 전기전자학회논문지
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• 제19권3호
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• pp.288-294
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• 2015

고속동작을 위한 반도체 메모리 제품에서 데이터의 신뢰도를 개선하기 위해 CRC(Cyclic Redundancy Check) 기능이 내장되었으며, 데이터전송 속도 개선을 위해 DBI(Data Bus Inversion) 기능이 내장되었다. DDR4, GDDR4 등의 제품에 추가된 기존의 ATM-8 HEC 코드 방식은 부가회로 면적이 크고(~XOR 700 gates) CRC 처리 시간이 길어서(XOR 6단), 저전력 메모리 제품의 데이터 읽기, 쓰기시 내부 동작 마진(margin)에 적지 않은 부담을 초래한다. 본 논문에서는 저비용, 고속 반도체 메모리에 적합한 CRC방식을 제안하였으며 92%의 부가회로가 개선되었다. 제안한 CRC방식의 저비용 구현을 위해 DBI 기능을 이용하여 데이터 비트 오류 검출율을 보완하였으며, 오류 검출율을 분석하여 기존의 CRC방식과 비교하였다.

• 전자공학회논문지SC
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• 제40권6호
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• pp.24-30
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• 2003

본 논문에서는 m차 기약 AOP를 적용하여 시스템 복잡도를 개선한 GF(2/sup m/)상의 새로운 AB²＋C 연산기법과 그 하드웨어 구현회로를 제안하였다. 제안된 회로는 병렬 입출력 구조를 가지며, CS, PP 및 MS를 모듈로 하여 구성되며 이들은 각각 AND와 XOR 게이트의 규칙적인 배열구조를 갖는다. 제안된 회로의 시스템 복잡도는 (m＋1)²개의 2-입력 AND게이트와 (m＋1)(m＋2)개의 2-입력 XOR게이트의 회로복잡도와 연산에 소요되는 최대 지연시간은 T/sub A/sup ＋/(1＋「log₂/sup m/」)T/sub x/ 이다. 제안된 연산기의 시스템 복잡도와 구성상의 특징을 타 연산기를 표로 비교하였고, 그 결과 상대적으로 우수함을 보였다. 또한, 단순하면서도 정규화된 소자 및 결선의 구조는 VLSI 구현에 적합하다.

• 전기전자학회논문지
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• 제18권4호
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• pp.509-516
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• 2014

고속동작용 반도체 메모리 제품에 추가된 CRC는 DDR4와 같은 제품에서 데이타의 신뢰도를 증가시킨다. 기존의 CRC 방식은 부가회로 면적이 커고 많은 지연시간이 발생되어, CRC 계산을 위한 내부 타이밍 마진의 부족을 유발한다. 따라서 메모리 제품 설계에서 데이터 입출력 설계에 심각한 문제를 유발한다. 본 논문에서는 오류검출 회로설계를 위한 CRC 코드 방식을 제시하고, 실시간 matrix형 CRC 방법을 제안하였다. 데이터 비트오류 발생시 오류여부를 실시간으로 시스템에 피드백(feedback) 가능하도록 하였다. 제안한 방식은 기존방식(XOR 6단, ATM-8 HEC코드)대비 부가회로 면적을 60% 개선할 수 있으며, XOR 단 지연시간을 33%개선 할 수 있다. 또한 실시간 에러 검출 방식은 전체 데이터 비트(UI0~UI9)에 대해 평균 50% 이상 오류 검출 속도를 향상시켰다.

• 한국통신학회논문지
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• 제29권3A호
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• pp.331-336
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• 2004

본 논문에서는 보다 빠른 연산동작의 구현을 위해 시스템 복잡도를 개선한 새로운 GF(2$^{m}$ ) 승산기를 제안한다. m차 기약 AOP가 갖는 특성으로부터 승산 중 발생하는 모듈러 환원의 과정을 순환이동 특성으로 간략화 하였고, 이후 AND와 XOR 게이트들의 배열구조를 사용하여 승산을 이루도록 하였다. 본 논문에서 제안한 승산기는 m(m+1)개의 2-입력 AND게이트와 (m+1)$^2$개의 2-입력 XOR게이트만으로 구성되며 연산에 소요되는 지연시간은 Τ$_{A+}$〔lo $g_2$$^{m}$ 〕Τ$_{x}$ 이다. 제안된 승산기와 타 승산기를 비교하여 그 결과를 보였고, 비교 결과 회고구성 및 복잡도 개선에 우수한 특성을 가지며 VLSI 구현에 적합함을 확인하였다.다.

• 정보보호학회논문지
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• 제26권6호
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• pp.1443-1454
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• 2016

하드웨어 기반의 Dual-rail Logic 스타일을 소프트웨어로 구현한 밸런스 인코딩 기법은 추가적인 저장 공간이 필요 없는 효과적인 부채널 분석 대응방법이다. 밸런스 인코딩 기법을 이용하여 암호 알고리즘을 구현하면 암호 알고리즘이 연산되는 동안 입력 값에 상관없이 비밀 정보를 포함하고 있는 중간 값은 항상 일정한 해밍 웨이트 및 해밍 디스턴스를 유지하게 되어 부채널 분석을 어렵게 만드는 효과가 있다. 그러나 기존 연구에서는 밸런스 인코딩 기법을 적용한 Constant XOR 연산만 제안되어 있어 PRINCE와 같이 XOR 연산만으로 구성이 가능한 암호 알고리즘에만 적용이 가능하다는 제한사항이 있다. 따라서 본 논문에서는 ARX 구조 기반의 다양한 대칭키 암호 알고리즘에도 적용이 가능하고, 효율적인 메모리 관리를 위해 Look-up table을 사용하지 않는 새로운 Constant AND, Constant Shift 연산 알고리즘을 최초로 제안하였으며, 상호 정보량 분석을 통해 안전성을 확인하였다.