• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.264-267
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• 2002

본 논문에서는 고속 입력 큐 스위치에서 발생하는 중재정보전달지연 현상을 수용하기 위한 고성능 라우팅엔진의 구조를 제안한다. 제안된 고성능 라우팅엔진은 2.5Gbps의 스위치 입출력 포트 속도에 대해 사용자 셀 데이터의 지연 없이 동작한다. 또한 입력버퍼와 중앙중재기 사이에서 발생하는 요청신호와 허가신호의 전송지연을 수용하는 구조로 설계되었다. 중재정보전송지연 현상의 처리 방법으로는 고속 쉬프터를 사용하여 많은 회로의 추가 없이 구현하였다. 라우팅엔진 내의 세부 블록의 파이프라인 처리를 통하여 저 가격 고성능의 입력 버퍼 설계를 실현하였다.

• Journal of information and communication convergence engineering
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• 제6권4호
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• pp.383-390
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• 2008

Clock skew modeling is important in the performance evaluation and prediction of clock distribution network and it is one of the major constraints for high-speed operation of synchronous integrated circuits. In clock routing synthesis, it is necessary to reduce the clock skew under the specified skew bound, while minimizing the cost such as total wire length and delay. In this paper, a new efficient bounded clock skew routing method is described, which generalizes the well-known bounded skew tree method by allowing loops, i.e., link-edges can be inserted to a clock tree when they are beneficial to reduce the clock skew and/or the wire length. Furthermore, routing topology construction and wire sizing is used to reduce clock delay.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 춘계종합학술대회
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• pp.394-397
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• 2003

본 논문은 고성능 입력큐 스위치 패브릭을 위한 입력버퍼 관리기의 설계 및 구현에 관한 연구이다. 본 논문에서 설계된 버퍼관리기는 멀티기가비트 크로스바 스위치의 입력 및 출력 포트에 연결되어 하나의 스위치 패브릭으로 구성된다. 본 버퍼관리기는 입력 및 출력포트의 와이어 속도로 셀 및 패킷의 라우팅을 지원하며 중앙중재기와 정보전송에 있어서 중재요청신호 및 출력허가신호의 파이프 라인 전송지연을 수용하는 구조로 설계되었다. FPGA 칩을 이용하여 구현된 버퍼관리기는 포트당 2.5Gbps의 OC-48c 속도를 지원하며 외부 입력 및 출력 형식으로 CSIX 인터페이스를 지원한다.

• 전자공학회논문지C
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• 제36C권11호
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• pp.64-74
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• 1999

본 논문에서는 연결 에지 추가 기법을 이용하여 주어진 클락 스큐를 만족시키면서 동시에 총 배선 길이를 증가시키지 않는 새로운 클락 배선 최적화 알고리즘을 제안한다. 고속의 동기식 집적 회로에서는 클락 스큐가 회로의 속도를 제한하는 주된 요소로 작용하므로 성능의 향상을 위해서는 클락 스큐를 최소화해야 한다. 일반적으로 클락 스큐를 최소화하면 총 배선 길이가 증가하므로 오동작하지 않는 클락 스큐 범위 내에서 클락 배선을 수행한다. 이를 이용하여 본 논문에서는 제로 스큐 트리에 연결 점 이동 방법을 적용하여 총 배선길이와 지연 시간을 감소시킨다. 제안하는 알고리즘은 클락 트리의 두 노드 사이에 연결 에지를 추가하여 일반적인 그래프 형태의 클락 토폴로지를 구성하여 주어진 클락 스큐 범위를 만족시키고 동시에 총 배선장의 증가를 억제한다. 연결 에지를 구성하는 두 노드를 선택하기 위한 새로운 비용 함수를 고안하였다. 클락 트리 상에서 지연 시간의 차이가 크면서 거리가 가까운 두 노드를 연결함으로서 싱크 사이의 지연 시간의 차를 감소시켜서 클락 스큐를 감소시킨다. 또한 클락 신호선의 지연 시간 최소화를 위하여 배선 토폴로지 설계 및 배선 폭 조절 알고리즘을 개발하였다. 본 논문에서 제안하는 알고리듬을 C 프로그램 언어로 구현하여 실험한 결과 주어진 스큐 범위를 만족시키면서 지연 시간을 감소시키는 효과를 얻을 수 있었다

• 전자공학회논문지A
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• 제32A권4호
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• pp.93-102
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• 1995

This paper introduces a general purpose Associative Processor(AP) which is very efficient for search-oriented applications. The proposed architecture consists of three main functional blocks: Content-Addressable Memory(CAM) arry, row logic, and control section. The proposed AP is a Single-Instruction, Multiple-Data(SIMD) device based on a CAM core and an array of high speed processors. As an application for the proposed hardware, we present a parallel algorithm to solve a global routing problem in the layout process utilizing the processing capabilities of a rudimentary logic and the selective matching and writing capability of CAMs, along with basic algorithms such a minimum(maximum) search, less(greater) than search and parallel arithmetic. We have focused on the simultaneous minimization of the desity of the channels and the wire length by sedking a less crowded channel with shorter wire distance. We present an efficient mapping technique of the problem into the CAM structure. Experimental results on difficult examples, on randomly generated data, and on benchmark problems from MCNC are included.

• 한국통신학회논문지
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• 제26권12C호
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• pp.261-267
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• 2001

본 논문은 입력 버퍼와 중앙 중재기 사이에 중재 정보 전달 지연을 갖는 고속 셀/패킷 스위치에 적용된 다중 입력 큐 관리기의 구조 및 Chip 설계 기법을 제안한다. 제안된 다중 입력 큐 관리기의 구조는 wire-speed 셀/패킷 라우팅을 지원하고 입력 버퍼와 중앙 중재기 사이의 중재 정보 전송 지연에 대한 내성을 지원한다. 고속 쉬프터를 사용한 새로운 요청 신호 관리 방법을 사용하여 중재 정보 전송 지연에 대처하며 그로 인한 전체 스위치의 성능 향상을 제공한다. 제안된 다중 입력 큐 관리기는 FPGA Chip을 이용하여 구현되었으며 포트 당 OC-48c 속도를 지원한다. 본 다중 입력 큐 관리기를 이용하여 16$\times$16 스위치 크기와 입력 포트 당 128 셀 공유 버퍼를 가지는 입력 큐 스위치 시스템에서 최대 98.6%의 성능을 가지는 400bps의 스위치 시스템을 개발하였다.

• 한국통신학회논문지
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• 제32권3B호
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• pp.143-152
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• 2007

네트워크 상에서 정책 기반의 라우팅이나 품질보장(Quality of Service)과 같은 새로운 서비스들을 제공하기 위해서 인터넷 라우터는 패킷을 여러 개의 플로우로 분류하고 각 플로우에 대하여 서로 다른 처리를 해주어야 하는데, 이를 패킷 분류라 한다. 패킷 분류 기능은 초당 수백 기가 비트의 속도로 입력되는 모든 패킷에 대하여 선속도(wire-speed)로 처리되어야 하므로 인터넷 라우터 내에서 새로운 병목점으로 작용하고 있다. 따라서 빠른 속도의 패킷 분류 구조의 필요성이 대두되고 있는데 본 논문에서는 계층 트리를 이용한 패킷 분류 구조를 제안한다. 제안하는 구조는 빈 노드를 갖지 않는 이진 검색 트리를 계층적으로 연결하여 패킷 분류를 수행하는 구조로서, 메모리 효율성을 높이고 메모리 접근 횟수를 줄임으로써 검색 성능을 향상시킨 구조이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.369-372
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• 2001

This paper presents the design of high-speed virtual output queue(VOQ) management scheme for high performance cell/packet switch, which has a serial cross bar structure. The proposed VOQ management scheme has been designed for wire-speed routing with a pipelined buffer management. It provides the tolerance of requests and grants data transmission latency between the VOQ manager and central arbiter using a new request control method that is based on a high-speed shifter. The designed VOQ manager has been implemented in a field programmable gate array chip with a 77MHz operating frequency, a 900-pin fine ball grid array package, and 16$\times$16 switch size.

• 한국통신학회논문지
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• 제33권12B호
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• pp.1103-1111
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• 2008

라우터는 입력되는 패킷을 인터넷 주소 검색을 통하여 패킷의 목적지로 향하는 포트로 포워딩하는 역할을 하는데, 입력되는 속도와 같은 속도로 패킷을 포워딩하기 위해서는 매우 빠른 검색을 제공할 필요가 있다. 본 논문에서는 이진 검색을 이용한 IP 주소 검색구조에 대해 연구하였다. 대부분의 이진 검색 알고리즘들은 균형 이진 검색을 진행하지 않아 과도한 메모리 접근을 야기함으로써 검색속도가 느린 단점이 있다. 한편 영역분할을 이용한 이진 검색 알고리즘은 매우 빠른 검색 성능을 보이지만, 메모리 요구량이 크다는 단점이 있다. 본 논문에서는 영역분할 이진 검색에서 불필요한 엔트리와 항목을 삭제함으로써 라우팅 테이블의 크기를 최적화하여 메모리 요구량을 감소시키는 방법에 대하여 연구하였다. 이러한 최적화를 통하여 프리픽스의 개수와 비슷하거나 적은 수의 엔트리를 갖는 영역분할 이진 검색 라우팅 테이블을 구성할 수 있음을 보였다. 실제 사용되는 다양한 크기의 라우팅 테이블을 이용하여 영역분할 이진 검색의 원래 구조와 최적화된 구조의 검색 성능을 비교하였으며, 다른 여러가지 이진 검색 알고리즘과의 성능을 비교하였다.

• 한국정보통신학회논문지
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• 제8권6호
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• pp.1096-1101
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• 2004

급증하는 인터넷 이용자로 인한 인터넷 트래픽의 폭발적인 증가는 라우터에서 패킷 전달의 병목현상을 일으켜 망의 성능에 큰 영향을 미치고 있다. 이러한 문제점을 해결하기 위해 고속 대용량 라우터 시스템은 분산형 시스템 구조를 갖는다. 분산형 라우터 시스템은 메인카드 프로세서에서 라우팅 테이블(Routing Table)을 관리하고 IPC(Inter processor Communication)를 통해 라인카드 프로세서로 포워딩테이블(Forwarding Table)을 전달하게 함으로서 패킷처리가 분산되어 wire-speed로의 포워딩 기능을 가능하게 하여 망의 성능을 개선시키는 효과를 갖는다. 이와 같은 프로세서의 분산은 각종 정보의 원활한 교환을 위해 IPC 기능을 필요로 하며, 특히 이더넷을 이용한 IPC의 구성은 비용 대비효과 측면에서 주로 사용되고 있다. 그러나 IPC를 통해서 처리하여야만 하는 OAM(Operation, Administration and Maintenance) 및 상위 프로토콜 관련 패킷의 증가로 IPC의 처리에서 병목현상이 발생하게 되었다. 본 논문에서는 기존 IPC의 TCP/IP(또는 UDP/IP)를 통한 2-계층 처리를 단일계층에서 처리할 수 있는 구조인 R-IPC(Reduced IPC) 프로토콜을 제안함으로써 평균 10%이상의 패킷처리 성능개선을 가져왔다.