• JSTS:Journal of Semiconductor Technology and Science
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• 제5권1호
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• pp.58-66
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• 2005

Inertial-grade vertical-type and lateral-type differential resonant accelerometers (DRXLs) are designed, fabricated using one process and tested for navigational applications. The accelerometers consist of an out-of-plane (for z-axis) accelerometer and in-plane (for x, y-axes) accelerometers. The sensing principle of the accelerometer is based on gap-sensitive electrostatic stiffness changing effect. It says that the natural frequency of the accelerometer can be changed according to an electrostatic force on the proof mass of the accelerometer. The out-of-plane resonant accelerometer shows bias stability of $2.5{\mu}g$, sensitivity of 70 Hz/g and bandwidth of 100 Hz at resonant frequency of 12 kHz. The in-plane resonant accelerometer shows bias stability of $5.2{\mu}g$, sensitivity of 128 Hz/g and bandwidth of 110 Hz at resonant frequency of 23.4 kHz. The measured performances of two accelerometers are suitable for an application of inertial navigation.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2001년도 추계 기술심포지움
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• pp.129-133
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• 2001

In this paper, hermetic sealing was studied fur wafer level packaging of the MEMS devices. With the flip-chip bonding method, this B-stage epoxy sealing will be profit to MEMS device sealing and further more RF-MEMS device sealing. B-stage epoxy can be cured 2-step and hermetic sealing can be obtained. After defining $500{\mu}{\textrm}{m}$-width seal-lines on the glass cap substrate by screen printing, it was pre-baked at $90^{\circ}C$ for about 30 minutes. It was then aligned and bonded with device substrate followed by post-baked at $175^{\circ}C$ for about 30 minutes. By using this 2-step baking characteristic, the width and the height of the seal-line were maintained during the sealing process. The height of the seal-line was controlled within $\pm0.6${\mu}{\textrm}{m}$ and the strength was measured to about 20MPa by pull test. The leak rate of the epoxy was about $10^7$ cc/sec from the leak test.

• 로봇학회논문지
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• 제2권3호
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• pp.249-254
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• 2007

본 논문에서는 웨이퍼 레벨 밀봉 실장된 수직 운동 가속도 신호를 감지할 수 있는 초소형 Z축 가속도 센싱 엘리먼트를 제작하였다. 초소형 Z축 가속도 센싱 엘리먼트는 수직 방향의 정전용량 변화를 필요로 하기 때문에 단일 기판상에 수직 단차의 형성을 가능케 하는 확장된 희생 몸체 미세 가공 기술 (Extended Sacrificial Bulk Micromachining, ESBM) 을 이용하여 제작되었다. 확장된 희생 몸체 미세 가공 기술을 이용하면 정렬오차가 없이 상하부 양쪽에 수직 단차를 갖는 실리콘 구조물의 제작이 가능하다. 또한, MEMS 센싱 엘리먼트의 부유된 실리콘 구조물을 보호하기 위하여 웨이퍼 레벨 밀봉 실장 기술이 적용하여 고신뢰성, 고수율, 고성능의 Z축 가속도 센서를 제작하였다. 신호 처리 회로와 가속도 센서를 결합하여 Z축 가속도 센싱 시스템을 제작하였고 운동가속도 범위 10 g 이상, 정지 드리프트 17.3 mg 그리고 대역폭 60 Hz 이상의 성능을 나타내었다.

• 마이크로전자및패키징학회지
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• 제25권4호
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• pp.75-81
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• 2018

Cu-Cu 웨이퍼 본딩 강도를 향상시키기 위한 Cu 박막의 표면처리 기술로 $Ar-N_2$ 플라즈마 처리 공정에 대해 연구하였다. $Ar-N_2$ 플라즈마 처리가 Cu 표면의 구조적 특성에 미치는 영향을 X선 회절분석법, X선 광전자 분광법, 원자간력현미경을 이용하여 분석하였다. Ar 가스는 플라즈마 점화 및 이온 충격에 의한 Cu 표면의 활성화에 사용되고, $N_2$ 가스는 패시베이션(passivation) 층을 형성하여 -O 또는 -OH와 같은 오염으로부터 Cu 표면을 보호하기 위한 목적으로 사용되었다. Ar 분압이 높은 플라즈마로 처리한 시험편은 표면이 활성화되어 공정 이후 더 많은 산화가 진행되었고, $N_2$ 분압이 높은 플라즈마 시험편에서는 Cu-N 및 Cu-O-N과 같은 패시베이션 층과 함께 상대적으로 낮은 수치의 산화도가 관찰되었다. 본 연구에서는 $Ar-N_2$ 플라즈마 처리가 Cu 표면에서 Cu-O 형성 억제 반응에 기여하는 것을 확인할 수 있었으나 추가 연구를 통하여 질소 패시베이션 층이 Cu 웨이퍼 전면에 형성되기 위한 플라즈마 가스 분압 최적화를 진행하고자 한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.431-432
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• 2012

In the era of 20 nm scaled semiconductor volume manufacturing, Microelectronics Manufacturing Engineering Education is presented in this paper. The purpose of microelectronic engineering education is to educate engineers to work in the semiconductor industry; it is therefore should be considered even before than technology development. Three Microelectronics Manufacturing Engineering related courses are introduced, and how undergraduate students acquired hands-on experience on Microelectronics fabrication and manufacturing. Conventionally employed wire bonding was recognized as not only an additional parasitic source in high-frequency mobile applications due to the increased inductance caused from the wiring loop, but also a huddle for minimizing IC packaging footprint. To alleviate the concerns, chip bumping technologies such as flip chip bumping and pillar bumping have been suggested as promising chip assembly methods to provide high-density interconnects and lower signal propagation delay [1,2]. Aluminum as metal interconnecting material over the decades in integrated circuits (ICs) manufacturing has been rapidly replaced with copper in majority IC products. A single copper metal layer with various test patterns of lines and vias and $400{\mu}m$ by $400{\mu}m$ interconnected pads are formed. Mask M1 allows metal interconnection patterns on 4" wafers with AZ1512 positive tone photoresist, and Cu/TiN/Ti layers are wet etched in two steps. We employed WPR, a thick patternable negative photoresist, manufactured by JSR Corp., which is specifically developed as dielectric material for multi- chip packaging (MCP) and package-on-package (PoP). Spin-coating at 1,000 rpm, i-line UV exposure, and 1 hour curing at $110^{\circ}C$ allows about $25{\mu}m$ thick passivation layer before performing wafer level soldering. Conventional Si3N4 passivation between Cu and WPR layer using plasma CVD can be an optional. To practice the board level flip chip assembly, individual students draw their own fan-outs of 40 rectangle pads using Eagle CAD, a free PCB artwork EDA. Individuals then transfer the test circuitry on a blank CCFL board followed by Cu etching and solder mask processes. Negative dry film resist (DFR), Accimage$^{(R)}$, manufactured by Kolon Industries, Inc., was used for solder resist for ball grid array (BGA). We demonstrated how Microelectronics Manufacturing Engineering education has been performed by presenting brief intermediate by-product from undergraduate and graduate students. Microelectronics Manufacturing Engineering, once again, is to educating engineers to actively work in the area of semiconductor manufacturing. Through one semester senior level hands-on laboratory course, participating students will have clearer understanding on microelectronics manufacturing and realized the importance of manufacturing yield in practice.

• 반도체디스플레이기술학회지
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• 제17권4호
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• pp.42-45
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• 2018

As The semiconductor decrease from 10 nanometer to 7 nanometer, It is suggested that "More than Moore" is needed to follow Moore's Law, which has been a guide for the semiconductor industry. Fan-Out Wafer Level Package(FOWLP) is considered as the key to "More than Moore" to lead the next generation in semiconductors, and the reasons are as follows. the fan-out WLP does not require a substrate, unlike conventional wire bonding and flip-chip bonding packages. As a result, the thickness of the package reduces, and the interconnection becomes shorter. It is easy to increase the number of I / Os and apply it to the multi-layered 3D package. However, FOWLP has many issues that need to be resolved in order for mass production to become feasible. One of the most critical problem is the warpage problem in a process. Due to the nature of the FOWLP structure, the RDL is wired to multiple layers. The warpage problem arises when a new RDL layer is created. It occurs because the solder ball reflow process is exposed to high temperatures for long periods of time, which may cause cracks inside the package. For this reason, we have studied warpage in the FOWLP structure using commercial simulation software through the implementation of the reflow process. Simulation was performed to reproduce the experiment of products of molding compound company. Young's modulus and poisson's ratio were found to be influenced by the order of influence of the factors affecting the distortion. We confirmed that the lower young's modulus and poisson's ratio, the lower warpage.

• 마이크로전자및패키징학회지
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• 제22권2호
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• pp.27-31
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• 2015

고성능 소자의 전력밀도가 증가함에 따라 소자의 열 관리는 주요 핵심 기술로 부각되었고, 기존의 heat sink나 TIM(thermal interface material)으로는 소자의 열 문제를 해결하는데 한계가 있다. 이에 최근에는 열 유속(heat flux)을 증가시키고자 액체 냉각 시스템에 관한 연구가 활발히 진행되고 있으며, 본 연구에서는 TSV(through Si via)와 microchannel을 이용하여 칩 레벨 액체 냉각 시스템을 제작하고 시스템의 냉각 특성을 분석하였다. TSV와 microchannel은 Si 웨이퍼에 DRIE(deep reactive ion etching)을 이용하여 공정하였고, 3가지 다른 형상의 TSV를 제작하여 TSV 형상이 냉각 효율에 미치는 영향을 분석하였다. TSV와 microchannel 내 액체흐름 형상은 형광현미경으로 관찰하였고, 액체 냉각에 대한 효율은 실온에서 $300^{\circ}C$까지 시편을 가열하면서 적외선현미경을 이용하여 온도를 측정 분석하였다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2018년도 춘계학술대회 논문집
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• pp.77-77
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• 2018

Panel level packaging (PLP) 공정은 차세대 반도체 패키징 기술로써 wafer level packaging 대비 net die 면적이 넓어 생산 단가 절감에 유리하다. PLP 공정에 적용되는 구리 재배선 층 (RDL, redistribution layer)은 두께 불균일도에 의해 전기 저항의 유동이 민감하게 변화하기 때문에 RDL의 두께를 균일하게 형성하는 것은 신뢰성 측면에서 매우 중요하다. 구리 RDL은 주로 도금 공정을 통해 형성되며, 균일한 도금막 형성을 위해 도금조에 평탄제를 첨가하여 도금 속도를 균일하게 한다. 도금막에 대한 흡착은 주로 평탄제의 imine 작용기에 포함된 질소 원자가 관여하며, imine 작용기의 4차화에 의한 평탄제의 흡착 정도를 제어하여 평탄제 성능을 개선할 수 있다. 본 연구에서는 도금 평탄제에 포함된 imine 작용기의 질소 원자를 4차화하여 구리 RDL의 도금 두께 불균일도를 제어하고자 하였다. 유기첨가제와 4차화 반응을 위해 알킬화제로써 dimethyl sulfate의 비율을 조절하여 각각 0, 50, 100 %로 4차화 반응을 진행하였다. 평탄제의 4차화 여부를 확인하기 위해 gel permeation chromatography (GPC) 분석을 실시하였다. 도금은 20 ~ 200 um의 다양한 배선 폭을 갖는 구리 RDL 미세패턴에서 진행하였으며, 4차화 평탄제를 첨가하여 광학 현미경과 공초점 레이저 현미경을 통해 도금막 표면과 두께에 대한 분석을 실시하였다. GPC 분석을 통해 4차화 반응 후 알킬화제에 의해 나타나는 GPC peak이 감소한 것을 확인하였다. 광학 현미경 및 공초점 레이저 현미경 분석 결과, 4차화된 질소 원자가 존재하지 않는 평탄제의 경우, 도금 시 도금막의 두께가 불균일하였으며 단면 분석 시 dome 형태가 관찰되었다. 또한 100 % 4차화를 실시한 평탄제를 첨가하여 도금 한 경우 마찬가지로 두께가 불균일한 dish 형태의 도금막이 형성되었다. 반면, 50 % 4차화를 적용한 평탄제를 첨가한 경우, 도금막 단면의 형태는 평평한 모습을 보였으며 매우 양호한 균일도를 가지는 것으로 확인되었다. 이로 인해 imine 작용기를 포함한 평탄제의 4차화 반응을 통해 구리 RDL의 단면 형상 및 불균일도가 제어되는 것을 확인하였으며, 4차화된 imine 작용기의 비율을 조절하여 높은 균일도를 갖는 구리 RDL 도금이 가능한 것으로 판단되었다.

• 마이크로전자및패키징학회지
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• 제25권2호
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• pp.49-53
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• 2018

최근 유연 소자, 투명 소자, MEMS 소자와 같은 다양한 소자를 결합하는 시스템 집적화 기술이 많이 개발되고 있다. 이러한 다종 소자 시스템 제조 기술의 핵심 공정은 칩 또는 웨이퍼 레벨의 접합 공정, 기판 연삭 공정, 그리고 박막 기판 핸들링 기술이라 하겠다. 본 연구에서는 Si 기판 연삭 공정이 투명 박막 트랜지스터나 유연 전극 소재로 적용되는 산화주석 박막의 전기적 성질에 미치는 영향을 분석하였다. Si 기판의 두께가 얇아질수록 Si d-spacing은 감소하였고, Si 격자 내에 strain이 발생하였다. 또한, Si 기판의 두께가 얇아질수록 산화주석 박막 내 캐리어 농도가 감소하여 전기전도도가 감소하였다. 얇은 산화 주석 박막의 경우 전기전도도는 두꺼운 산화 주석 박막보다 낮았으며 Si 기판의 두께에 의해 크게 변하지 않았다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.2182-2186
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• 2003

This paper presents the differential type resonant accelerometer (DRXL) and its performance test results. The DRXL is the INS grade, surface micro-machined sensor. The proposed DRXL device produces a differential digital output upon an applied acceleration, and the principle is a gap-dependent electrical stiffness variation of the electrostatic resonator with torsion beam structures. Using this new operating concept, we designed, fabricated and tested the proposed device. The final device was fabricated by using the wafer level vacuum packaging process. To test the performance of the DRXL, a nonlinear self-oscillation loop is designed using describing function technique. The oscillation loop is implemented using discrete electronic elements. The performance test of the DRXL shows that the sensitivity of the accelerometer is 12 Hz/g and its long term bias stability is about $2mg(1{\sigma})$. The turn on repeatability, bandwidth, and dynamic range are 4.38 mg, 100 Hz, and ${\pm}\;70g$, respectively.