• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1173-1176
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• 2003

A high speed Viterbi decoder with a circularly connected 2-dimensional analog processing cell array is proposed. It has a 2-dimensional parallel processing structure in which an analog processing cell is placed at each node of a trellis diagram. The constraints' length of trellis diagram is connected circularly so that infinitively expanding trellis diagram is realized with the fixed size of circuits. The proposed Viterbi decoder has advantages in that it is operated with better performance of error correction, has a shorter latency and requires no path memories. The performance of error correction with the proposed Viterbi decoder is tested via the software simulation.

• 한국통신학회논문지
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• 제27권1C호
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• pp.84-89
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• 2002

제출된 논문에서는 고음질의 오디오 신호를 전송하는 무선 모뎀의 수신부에서 TCM 복호와에 사용되는 Viterbi 디코더를 VHDL을 이용하여 설계하고 FPGA를 이용하여 구현하였다. 이 논문에서는 TCM 부호화와 복호화와 복호화 과정을 간단히 설명한 후 부호화기와 복호화기를 FPGA로 구현한 다음 PC 상에서 채널의 영향을 재현하여 신호 대잡음비($E_b/N_0$) 변화에 따른 시스템의 비트에러율 성능을 제시하고 있다.

• 대한전기학회논문지:시스템및제어부문D
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• 제52권11호
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• pp.650-656
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• 2003

A high speed Viterbi decoder with a circularly connected 2-dimensional analog processing ceil array Is proposed. The proposed Viterbi .decoder has a 2-dimensional parallel processing structure in which an analog processing cell is placed at each node of a trellis diagram, the output column of the analog processing cells is connected to the decoding column, and thus, the output(last) column becomes a column right before the decoding(first) column. The reference input signal given at a decoding column is propagated to the whole network while Its magnitude is reduced by the amount of a error metric on each branch. The circuit-based decoding is done by adding a trigger signals of same magnitudes to disconnect the path corresponding to logic 0 (or 1) and by observing its effect at an output column (the former column of the decoding column). The proposed Viterbi decoder has advantages in that it is operated with better performance of error correction, has a shorter latency and requires no path memories. The performance of error correction with the proposed Viterbi decoder is tested via the software simulation.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2010년도 하계학술대회 논문집
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• pp.289-289
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• 2010

Translation Characteristics of Digital Decoder utilizing the analog parallel processing circuit technology is designed. The fast parallel viterbi decoder system acted by a replacement of the conventional digital viterbi Decoder has good propagation. we are applied proposed analog viterbi decoder to decode PR signal for DVD and analyze the specific circuit and signal characteristics.

• 한국통신학회논문지
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• 제19권4호
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• pp.712-720
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• 1994

디지털 이동 통신 시스템에서, 길쌈부호는 최적 에러정정기법이라 생각된다. 최근 디지털 이동 통신의 부호정정을 위하여 Viterbi 알고리즘은 길쌈부호의 부호화를 위해 가장 널리 사용된다. Viterbi 디코더의 하드웨어 설계를 위하 많은 방법들이 대부분 부호기의 부호율 R=1/2 또는 2/3인 메모리 소자수가 적고 부호 구속장이 짧은 것으로 제안되었다. 본 논문에서는, 지연 메모리 기억소자인 m=6의 부호율 R=1/2 K=1/2, K=7(171,133) 길쌈부호기를 위한 설계방식을 고려하였다. Viterbi 알고리즘에 상태천이 이중검색 방식을 이용한 새로운 기법을 제안하였다. 그리고 회로설계는 랜덤 2비트 에러 정정 복원할 수 있도록 하였다. 시뮬레이션 결과, 제안된 Viterbi 디코더는 1비트와 2비트 에러신호에 대하여 정확하게 정정하였다.

• 항공우주기술
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• 제8권1호
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• pp.179-186
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• 2009

본 문서는 방해파 등의 잡음에 강하며 특히 명령신호 비닉성 및 비화성에 탁월한 장점을 갖는 대역확산 변조방식을 활용한 FTS 인코더/디코더의 설계 및 구현에 관하여 기술한다. 우선 명령포맷은 64비트 패킷신호로 구성되며 각각의 명령신호는 트리플DES암호화 알고리즘을 이용하여 암호화 작업을 수행하고, 또한 오류정정 기법의 하나인 콘볼루션코딩 및 비터비디코딩 기법을 적용하여 통신 신뢰성을 높이도록 설계한다. 대역확산을 위해 직접확산기법을 적용하고 확산코드는 256비트 골드코드를 사용하며, 설계한 FTS 인코더와 디코더가 잘 동작하는지 검증하기 위해 시뮬레이션을 수행하고 최종 하드웨어를 구현하여 그 결과를 확인하였다.

• 융합신호처리학회논문지
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• 제3권2호
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• pp.37-44
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• 2002

본 논문에서는 트렐리스 부호화된 MDPSK-OFDM의 차동검파에서 BER(bit error rate) 성능을 향상시키기 위해 다중 위상차의 유클리드 거리를 가지 메트릭으로 하는 비터비 디코더를 제안한다. 제안된 비터비 디코더는 다중 위상차를 가지 메트릭으로 사용하는 슬라이딩 방식의 다중 심벌 검파 방식이며 다중 위상차를 가지 메트릭으로 사용하기 위한 비터비 알고리듬을 설명한다. 본 논문에서 제안한 다중 심벌 검파를 이용한 MDPSK-OFDM은 대역폭과 전력의 효율성을 감소시키지 않고 같은 SNR에서 BER 성능을 향상시킬 수 있다는 것을 보여준다. 또한 제안된 디코더 방식과 알고리듬은 다중 반송파뿐만 아니라 전통적인 단일 반송파 변조에도 사용될 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.568-573
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• 2002

본 논문에서는 트렐리스 부호화된 MDPSK-OFDM의 차동검파에서 BER(bit error rate) 성능을 향상시키기 위해 다중 위상 검파를 수행한다. 제안된 비터비 디코더는 다중 위상차를 가지 메트릭으로 사용하는 슬라이딩 방식의 다중 위상 검출 방식이며 이러한 가지 메트릭을 사용하는 비터비 알고리듬을 제안한다. 본 논문에서 제안한 다중 위상 검출을 이용한 MDPSK-OFDM은 대역폭과 전력의 효율성을 감소시키지 않고 같은 SNR에서 BER 성능을 향상시킬 수 있다는 것을 보여준다. 또한 제안된 디코더 방식과 알고리듬은 다중 반송파뿐만 아니라 전통적인 단일 반송파 변조에도 사용됨 수 있다.

• 대한전자공학회논문지TC
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• 제40권11호
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• pp.51-62
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• 2003

본 논문에서는 역추적 비터비 디코더의 순서적 역방향 상태천이 제어에 의한 새로운 생존 메모리 제어와 복호기법을 제안한다. 비터비 알고리즘은 채널오류의 검출과 정정을 위한 부호기의 상태를 추정해서 복호하는 최우추정 복호기법이다. 이 알고리즘은 심볼간 간섭의 제거나 채널등화 등 디지털 통신의 광범위한 분야에 응용되고 있다. 반복연산의 과정을 내포하고 있는 비터비 디코더에서 처리속도의 향상과 함께 VLSI 칩 설계시 점유면적의 삭감을 통한 칩 사이즈의 축소 및 소비전력의 저감 등을 달성하기 위해서는 새로운 구조의 ACS 및 생존 메모리 제어에 관한 연구가 요구되고 있다. 이를 해결하기 위한 하나의 방안으로, 본 논문에서는 역추적 기법에 의한 복호과정에서 역방향 상태천이의 연속적인 제어에 의한 자동 복호 알고리즘을 제안한다. 제안방식은 기존의 방법에 비해 전체 메모리 사용량이 적을 뿐만 아니라 구조가 간단하다. 또한, 메모리 억세스 제어를 위한 주변 회로구성이 필요 없고, 메모리 억세스를 위한 대역폭을 줄일 수 있어 칩 설계시 area-efficiency가 높고 소비전력이 적어지는 특성이 있다 시스톨릭 어레이 구조 형태를 갖는 병렬처리 구성과, 채널잡음을 포함한 수신 데이터로부터의 복호와 구체적인 응용 시스템에 적용한 결과를 제시한다.

• 대한전자공학회논문지TC
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• 제42권2호
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• pp.61-74
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• 2005

디지털 멀티미디어 방송(DMB)은 대용량의 멀티미디어 정보를 무선환경의 이동체에 전송하기 위해 제안된 방식이다. 이러한 멀티미디어 서비스를 제공하기 위해 DM시스템은 COFDM 변조방식을 사용하여 다중 경로 페이딩 현상을 극복하고, 동시에 강력한 채널오류 정정 능력을 필요로 한다. DMB 수신기를 위한 비터비 디코더(구속장 7, code rate 1/4)는 가변 부호화된 데이터의 복호화를 수행해야 하고, 방송시스템이므로 실시간으로 동작하기 위해서 효율적인 구조를 가져야 한다. 따라서 DMB 시스템을 위한 비터비 디코더를 구현하기 위해서는 복호화 과정을 고속으로 수행할 수 있는 별도의 전용 하드웨어 모듈을 설계하는 것이 바람직하다. 본 논문에서는 많은 연산량을 효율적으로 줄일 수 있는 결합된 Add-Compare-Select(ACS)와 Path Metric Normalization(PMN)구조를 새롭게 제안하고자 한다. PMN구조에서의 단점인 comparison tree에 의한 임계 경로(critical path)의 문제를 고정치(fixed value)에 의한 선택 알고리즘을 적용함으로써 고속 동작이 가능하게 하였고, ACS구조에서는 분할 기법(decomposition method)과 선계산(pre-computation)을 이용하여 덧셈기, 비교기, 표준화기의 복잡도를 줄일 수 있도록 하였다. 시뮬레이션 결과 펑처드 비터비 디코더는 일반적인 구조를 적용했을 때 보다 면적 $3.78\%$, 전력소모 $12.22\%$, 최대 게이트 지연 $23.80\%$의 감소율을 보였다.