• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 춘계학술대회
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• pp.404-406
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• 2015

128-비트 마스터키를 지원하는 블록암호 CLEFIA-128의 저면적 하드웨어 구현에 대해 기술한다. 라운드 키 생성을 위한 중간값 계산과 라운드 변환이 단일 데이터 프로세싱 블록으로 처리되도록 설계하였으며, 변형된 GFN(Generalized Feistel Network) 구조와 키 스케줄링 방법을 적용하여 데이터 프로세싱 블록과 키 스케줄링 블록의 회로를 단순화시켰다. Verilog HDL로 설계된 CLEFIA-128 프로세서를 FPGA로 구현하여 정상 동작함을 확인하였다. Vertex5 XC5VSX50T FPGA에서 823 slices로 구현되었으며, 최대 145 Mhz 클록으로 동작하여 105 Mbps의 성능을 갖는 것으로 예측되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.341-344
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• 1999

본 논문에서는 DSP 기능을 내장한 32비트 RISC 마이크로프로세서를 위한 버스 제어기를 설계하였다. 연구의 초점은 버스 타이밍, 주소 멀티플렉싱, 리프레쉬, 버스 중재 등을 제어하는 버스제어기를 온칩화 하여 CPU로 하여금 외부 램과 추가적인 장치없이 직접 연결될 수 있도록 한 것이다. 버스 제어기가 관리하는 메모리의 종류는 SRAM, ROM, DRAM, EDO DRAM이며 고속 모드(Fast page mode, EDO page mode 및 RAS-down mode)기능을 지원하며 다양한 Wait를 넣을 수 있다. 주소 영역은 4가지(EMAO-EMA3)이며 내부적으로 7개 의 레지스터가 있고 이들을 이용하여 서로 연결된 세 개의 상태 머신으로 모든 램과의 타이밍을 제어함으로써 공유블록을 활용할 수 있었다. Verilog HDL의 기술하고 Synopsys로 합성한 후 타이밍 검증을 수행한 결과 최악조건에서 53.1㎒로 동작할 수 있었다. 그 후 0.6㎛ single poly triple metal process 공정으로 레이아웃 되었고 면적은 44㎜ × 1.21㎜ 이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.345-348
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• 1999

본 논문에서는 내장형 응용에 적합한 RISC 마이크로프로세서와 DSP 프로세서의 기능을 유기적으로 결합한 구조를 연구하고 이를 설계한다. 프로그램의 크기를 줄이기 위해 RISC 명령어는 16비트 명령어 집합을 설계하고 분기 명령어로 인한 손실을 줄이기 위해 한 개의 지연 슬롯을 갖고 있다. DSP 명령어는 32비트 길이를 갖고 한 명령어로 곱셈, 덧셈(뺄셈), 두 가지 데이터 이동을 할 수 있어서 한 사이클에 최대 네 가지 동작을 할 수 있다 파이프라인 단계는 IF, ID, EX, MA, WB/DSP의 다섯 단계로 구성된다. DSP 기능을 지원하기 위해 내부 루프 버퍼를 갖고 정수 실행부에서는 주소 발생을 위한 전용 하드웨어와 DSP 유닛에서는 곱셈 및 누적 기능을 지원하기 위한 17 × 17 비트 곱셈기가 내장된다. 제안된 구조의 설계는 Verilog-HDL을 이용하여 top-down 설계 방식으로 설계되었고 각 기능 검증을 마친 후 3.3V, 0.6㎛ CMOS triple metal single poly 공정을 이용하여 합성하고 레이아웃 하였다.

• 전기학회논문지
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• 제61권6호
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• pp.851-858
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• 2012

In this paper, we design a seismic data acquisition system(SDAS) and implement it. This system is essential for development of a noble local earthquake disaster preventing system in population center. In the system, we choose a proper MEMS-type triaxial accelerometer as a sensor, and FPGA and ARM processor are used for implementing the system. In the SDAS, each module is realized by Verilog HDL and C Language. We carry out the ModelSim simulation to verify the performances of important modules. The simulation results show that the FPGA-based data acquisition module can guarantee an accurate time-synchronization for the measured data from each axis sensor. Moreover, the FPGA-ARM based embedded technology in system hardware design can reduce the system cost by the integration of data logger, communication sever, and facility control system. To evaluate the data acquisition performance of the SDAS, we perform experiments for real seismic signals with the exciter. Performances comparison between the acquired data of the SDAS and the reference sensor shows that the data acquisition performance of the SDAS is valid.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.131-134
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• 2007

본 논문에서는 알고리즘의 테스트 패턴중 하나인 1D-CZP패턴의 하드웨어 구현을 제안한다. FPGA를 통한 알고리즘 검증 시 센서로부터 받아들이는 정보로만은 알고리즘의 완벽한 장상작동 유무를 판단하기 어렵기 때문에, 내부 패턴 Generator를 사용하여 센서의 정보와 함께 알고리즘의 정상작동 유무를 판단하게 된다. 본 논문은 필터의 주파수 특성 판단에 용이하며, 입력이 랜덤한 특징을 가지는 1D-CZP패턴을 ROM Table형태로 구현하며, 구현 시 사용되는 Modulus연산을 효율적으로 수정함으로, 하드웨어 사이즈가 작아진 1D-CZP패턴을 제안한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2006년도 한국컴퓨터종합학술대회 논문집 Vol.33 No.1 (A)
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• pp.226-228
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• 2006

In this paper we describe a simulation and development framework for designing mobile 3D graphics architectures. We are developing a simple and flexible simulation and verification environment (SVE) that uses gITrace's ability to intercept and redirect an OpenGL/ES streams. In combination wlth gITrace to trace OpenGL/ES commands, the SVE simulates the behavior of mobile 3D graphics pipeline during playback of traces, and then produces the second geometry trace that can be used as a test vector for the Verilog/HDL RT-level model. By comparing the frame-by-frame results, we can conduct architectural verification. To demonstrate the functionality of the SVE, we show the implementation of the verified mobile 3D architecture on a FPGA board. For this, we also present an application development environment (ADE) includes a mobile graphics API and a device driver interface (DDI). The proposed two software environments, the SVE and the ADE could be used fer developing and testing mobile applications, architectural study and speculative hardware designs.

• 대한전기학회논문지:시스템및제어부문D
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• 제54권2호
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• pp.124-130
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• 2005

In this paper, low-power design and implementation techniques for DWT(Discrete Wavelet Transform) of the JPEG2000 compression are proposed. In DWT block of the JPEG2000, linear phase 9 tap and 7 tap filters are used. For low-power implementation of those filters, processor technique for DA(Distributed Arithmetic) filter and minimization technique for number of addition in CSD(Canonic Signed Digit) filter are utilized. Proposed filter structure consists of 3 blocks. In the first CSD coefficient block, every possible 4 bit CSD coefficients are calculated and stored. In second processor block, multiplication is done by MUX and addition processor in terms of the binary values of filter coefficient. Finally, in third block, multiplied values are output and stored in flip-flop train. For comparison of the implementation area and power dissipation, proposed and conventional structures are implemented by using Verilog-HDL coding. In simulation, it is shown that 53.1% of the implementation area can be reduced comparison with those of the conventional structure.

• 한국통신학회논문지
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• 제33권12A호
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• pp.1261-1269
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• 2008

본 논문은 최근 표준화가 완성된 IEEE 1451.5 표준을 적용한 네트워크 접속가능한 응용프로세서(NCAP: network capable application processor)와 무선 트랜듀서 접속 모듈(WTIM:wireless transducer interface module)의 구현에 대한 연구이다. PC와 무선통신 모듈로 구성되는 NCAP부와, FPGA, 센서 보드., 무선 통신모듈로 구성되는 WTIM 부로 구성된다. NCAP부의 구현에는 C++ 언어가 사용되었고 WTIM 구현에는 FPGA를 이용하여 Verilog-HDL이 사용되었으며 NCAP과 WTIM과의 무선통신은 Zigbee를 이용하였으며 Zigbee의 기능구현을 위하여 nesC를 이용하였다. 본 논문에서는 NCAP과 WTIM은 IEEE 1451.0와 IEEE 1451.5 표준을 통하여 서로 통신 하도록 구현하였으며 표준에 근거하여 두 가지 실험을 실시하였다. 실험을 통하여 제안된 구조가 IEEE 1451.5 표준의 기능적인 부분을 효과적으로 수행하는 것을 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.719-721
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• 2013

지문인식센서로부터 획득한 이미지를 처리하기 위한 알고리즘에서 세선화 단계가 차지하는 비율이 전체 마이크로프로세서 동작 사이클의 39%에 이른다. 세선화 단계는 가보필터와 달리 초월함수 등 복잡한 함수를 사용하는 동작이 아니므로 하드웨어로 구현하는 것이 전체 시스템의 소형화와 저전력에 도움이 된다. 본 논문에서는 반복작인 단순동작을 수행하는 세선화를 위한 $64{\times}64$ 픽셀이미지 처리기를 RTL 수준에서 설계하고 FPGA 환경에서 논리합성을 통하여 그 동작을 검증하고자 한다. 이를 통하여 향후 저성능 마이크로콘트롤러와 세선화 프로세서 내장형 지문인식 SoC 의 가능성을 보여준다.

• 대한전자공학회논문지TC
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• 제46권2호
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• pp.66-72
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• 2009

이 논문에서 OFDM(Orthogonal Frequency Division Multiplexing) 시스템의 주파수 옵셋 동기화 블록의 효율적인 구조를 제안한다. 기존의 CORDIC(Coordinate Rotation Digital Computer)을 이용한 주파수 옵셋 동기화 블록들은 위상 추정을 위하여 CORDIC Vector 모드를 사용하고, 보상을 위하여 CORDIC Rotation 모드를 사용하고 있다. 이와 비교하여 제안구조는 Vector 모드만을 사용하고 Relation모드는 Divider로 대치하는 알고리즘이다. 제안된 방식을 사용함으로써 Rotation 모드를 사용해야 했던 기존의 방식보다 하드웨어 구현복잡도가 감소함을 구현을 통하여 검증하였다. 검증 Tool로 Design Compiler를 사용하였고 각 비교 구조마다 동일한 Constraint를 적용하여 검증을 진행하였다. 제안구조에 대한 Front-End 칩 구현을 통하여 기존 구조에 비하여 22.1%의 gate count 감소를 보임으로써 저전력 통신용 칩에서 사용할 수 있음을 보였다.