• 대한전자공학회논문지SP
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• 제46권3호
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• pp.37-43
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• 2009

차세대 정지영상 압축방식인 JPEG2000은 DWT와 EBCOT로 구성 되어 있다. EBCOT는 컨텍스트 추출부(BPC)와 산술부호화기(AC)로 구성되는데 본 논문에서는 효율적인 EBCOT 설계에 새로운 알고리즘을 적용하여 설계하였다. BPC(Bit Plane Coding)는 context 기반의 부호화기를 사용하였고, 현재의 SigStage register의 값과 상위 비트 플랜의 column 값을 가공한 데이터와 현재의 column 값을 이용하여 코딩패스를 미리 예측하는 기법을 사용하였다. BAC(Binary Arimethic Coder)에는 4단계 pipeline을 적용하였다. 설계된 EBCOT은 Verilog HDL 모델링후 Xilinx FPGA technology를 이용하여 합성한 후 동작을 검증하였다.

• 대한전자공학회논문지SD
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• 제42권11호
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• pp.49-54
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• 2005

본 논문에서는 최소의 sub-window를 사용하여 정확한 초점 값을 측정할 수 있는 모바일 폰 용 저전력 MDCT 초점 값 연산 방식을 제안하였다. 제안된 알고리즘은 기존의 DCT 연산 계수 중 초점 값의 척도로 사용하기에 특성이 가장 우수하고, 하드웨어로 구현하였을 경우 연산량이 최소가 되는 중간 결과 계수를 초점 값으로 사용한다. 또한 중간 주파수에 연관된 DCT 결과를 초점 값으로 사용하므로 임펄스 성 노이즈의 영향을 줄일 수 있고, 영상의 흐린 정도에 따른 초점 값의 변화가 커서기존의 Gradient 방식보다 초점 값 특성이 우수하다. 제안된 알고리즘은 Verilog HDL언어를 사용하여 구현되었으며, Excalibur-ARM보드에 내장하여 그 성능을 검증하였다.

• 한국산학기술학회논문지
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• 제12권3호
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• pp.1387-1394
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• 2011

이 논문에서는 OFDM Modem의 심볼 타이밍 옵셋 동기화 블록에 대한 저면적 구조를 제안한다. 심볼 타이밍 동기화 블록에서의 곱셈연산을 디지털 필터 구조의 개념을 도입하여 저면적 구조를 유도하였다. 즉 곱셈연산을 CSD(Canonic Signed Digit) 방식과 CSS(Common Sub-expression Sharing) 방식의 덧셈기를 사용한 구조를 제안하였다. 제안 구조에 대한 Verilog-HDL 코딩과 합성을 통하여 $0.264mm^2$로 구현하였으며, 이는 기존 구조의 $0.723mm^2$와 비교하여 63.54%의 구현 면적 감소를 달성하였다. 따라서 제안된 구조는 OFDM 시스템의 심볼 타이밍 동기화기에 효율적으로 사용 될 수 있을 것이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 A
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• pp.59-62
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• 2003

The purpose of this paper is to present how to implement Segment_LCD display using SoC design. The SoC design is achieved by using an ARM_based Excalibur device. The Excalibur device offers an outstanding embedded development platform with ARM922T and FPA. The design in the Excailbur device uses the embedded AR띤 Processor core and the AMBA high-performance bus (AHH) to write to a memory-mapped slave peripheral in the FPGA portion of the device. Here, Segment_LCD is one kind of memory-mapped slave peripherals. In order to Implement the Segment_LCD display based on SoC design, four steps are fellowed. At first, IP modules are made by using Verilog HDL. Secondly, the ARM processor of the Excalibur is programmed using C in ADS (ARM Developer Suite). And in the third step, the whole system is simulated and verified. At last, modules are downloaded to SoCMaster kit. Both Quartus II software and ModelSim5.5e software are the key software tools during the design.

• 한국통신학회논문지
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• 제31권11C호
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• pp.1052-1057
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• 2006

본 논문에서는 고밀도 광기록 장치에서 발생하는 디스크 기울임 현상으로 인한 검출 성능 저하를 방지하기 위해서 디스크 기울임 분석기를 갖는 적응 등화 PRML 검출 방법을 VerilogHDL을 이용하여 구현하였다. 디스크 기울임의 분석을 위하여 고정된 패턴으로 일정한 간격마다 반복되는 동기 데이터를 이용하여 분석된 디스크의 기울임 정도를 측정하여 ROM에 저장된 등화기 계수값과 가지 메트릭의 기준값을 갱신한다. 이러한 방법은 지속적으로 계수값을 계산하여 갱신시켜줘야 하는 기존의 적응등화 방법에 비해 간단하게 각각의 계수값을 갱신시킬 수 있다. Hynix $0.35{\mu}m$ STD cell library로 회로를 합성한 결과 35K 정도의 게이트를 필요로 하고 최대동작속도 140MHz의 성능을 보였다.

• 대한전자공학회논문지SP
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• 제41권5호
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• pp.283-290
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• 2004

이 논문에서는 MPEG audio 알고리즘의 필터뱅크를 덧셈을 사용하여 저전력으로 구현할 수 있는 구조를 제안하였다. 제안된 구조는 CSD(Canonic Signed Digit) 형의 계수를 사용하며, 입력신호 샘플을 최대로 공유함으로서 사용되는 덧셈기의 수를 최소화하였다. 제안된 구조는 알고리즘에서 사용된 공통입력 공유, 선형위상 대칭 필터계수를 이용한 공유, 공통입력을 이용한 블록 공유, CSD 형의 계수와 공통패턴 공유를 통하여 사용되는 덧셈의 수를 최소화할 수 있음을 보였다. Verilog-HDL 코딩을 통하여 시뮬레이션을 수행한 결과, 제안된 구조는 기존의 곱셈기 구조의 구현면적과 비교하여 60.3%를 감소시킬 수 있음을 보였다. 또한 제안된 구조의 전력소모는 곱셈기 구조와 비교하여 93.9%를 감소시킬 수 있음을 보였다. 따라서 고속의 곱셈기가 내장된 DSP 프로세서를 사용하지 않고도, Arithmetic Unit나 마이크로 프로세서를 사용하여 효과적으로 MPEG audio 필터뱅크를 구현할 수 있음을 보였다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.69-74
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• 2009

우리는 fixed priority 방식에서 나타나는 스타베이션 현상 방지와 각 마스터들에게 우선순위대로 효율적으로 버스 점유권을 할당하도록 하는 fixed priority 방식과 round-robin 방식을 혼재한 하이브리드 중재 방식을 제안하였다. 제안한 중재방식과 기존의 중재방식은 Verilog와 하이닉스 0.18um 기술의 설계라이브러리를 통해 수행되었으며, 게이트 수와 설계 오버헤드를 비교하였다. 성능 분석 결과, 설계 복잡도, 타이밍 마진, 버스 점유율, 스타베이션 방지, 요청사이클 등에서 하이브리드 중재 방식이 다른 중재방식보다 성능이 우수하였음을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.681-684
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• 2008

블루투스 베이스밴드에서는 송신한과 수신단의 데이터의 모뎀 인터페이스와 맞물려 FEC(forward Error Check)를 수행한다. 잘 설계한 FEC는 데이터 페이로드 재전송 효율성과 직결되기 때문에 FEC 설계방식이 매우 중요하다. 본 논문에서는 하드웨어의 효율성을 높이고 면적을 줄이기 위하여 1/3와 2/3 방식의 FEC를 설계하였다. 패킷 헤더는 항상 3번 반복 방식의 1/3 rate FEC로 설계하였고 2/3 FEC는 (15, 10) 방식의 축약 해밍코드를 기반으로 하여 각각의 데이터 패킷에 적용하였다. 설계한 하드웨어 FEC는 Verilog HDL로 기술하고 검증하여 자동 합성방식으로 합성하였다. 합성된 하드웨어 FEC는 기준으로 삼는 베이스밴드 마이크로콘트롤러의 동작주파수인 40MHz에서 정상적으로 동작하였다.

• 스마트미디어저널
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• 제4권4호
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• pp.39-46
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• 2015

본 논문은 사물인터넷 보안용 경량 암호 알고리듬 중, '128비트 블록 암호 LEA'의 암호화 블록 하드웨어 구현에 대해 기술한다. 라운드 함수 블록과 키 스케줄 블록은 높은 처리성능을 위하여 병렬회로로 설계되었다. 암호화 블록은 128비트의 비밀키를 지원하며, FSM 방식과 24/n단계(n = 1, 2, 3, 4, 8, 12) 파이프라인 방식으로 설계되었다. LEA-128 암호화 블록을 Verilog-HDL로 모델링하여 FPGA 상에서 구현하고, 합성결과로부터 최소면적 및 최대처리성능을 제시한다.

• 한국산학기술학회논문지
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• 제10권1호
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• pp.146-150
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• 2009

차세대 정지영상 압축방식인 JPEG2000의 엔트로피 코더는 컨텍스트 추출부(BPC)와 산술부호화기(AC)로 구성되는데 본 논문에서는 효율적인 컨텍스트 추출부 설계에 새로운 알고리즘을 제안하였고, 설계하였다. BPC(Bit Plane Coding)는 context 기반의 부호화기를 사용하였고, 현재의 SigStage register의 값과 상위 비트 플랜의 column 값을 가공한 데이터와 현재의 column 값을 이용하여 코딩패스를 미리 예측하는 기법을 사용하여, 각 bit plane에서 사용되어지는 상태 정보 레지스터와 이 상태 정보 레지스터를 접속하는 Access time을 줄일 수 있다. 본 논문에서 제안된 방법으로 설계된 Bit Plane Coding은 Verilog HDL 모델링후 Xilinx FPGA technology를 이용하여 합성한 후 동작을 검증하였다.