• 정보보호학회논문지
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• 제12권5호
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• pp.15-25
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• 2002

본 논문에서는 AES Rijndael 블록 암호 알고리즘을 구현하는 고속 암호 프로세서를 설계하였다. 기존 Rijndael 알고리즘의 고속 동작을 제약하는 라운드 키 계산에 따른 성능 저하 문제를 제거하기 위해, 연산 라운드 구조를 수정하여 라운드 키 계산 동작을 1 라운드 이전에 온라인 방식으로 처리하는 방식을 사용하였다. 그리고 128, 192, 256 비트 키를 지원하는 모듈화된 라운드 키 생성회로를 설계하였다. 설계된 암호 프로세서는 라운드 당 1 클록을 사용하는 반복 연산 구조를 갖고 있으며, 다양한 응용 분야에 적용하기 위해 기존 ECB, CBC 모드와 함께 AES의 새로운 동작 모드로 고려되고 있는 CTR 모드를 지원한다. Verilog HDL로 모델링된 암호 프로세서는 0.25$\mu\textrm{m}$ CMOS 공정의 표준 셀 라이브러리로 합성한 결과 약 51,000개의 게이트로 구성되며, 시뮬레이션 결과 7.5ns의 최대 지연을 가지고 있어서 2.5V 전압에서 125Mhz의 동작 주파수를 갖는다. 설계된 프로세서는 키 길이가 128 비트인 ECB 모드인 경우 약 1.45Gbps의 암.복호율의 성능을 갖는다.

• 한국정보통신학회논문지
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• 제25권6호
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• pp.813-818
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• 2021

본 논문에서는 기존 CIE1931 색역 변환 알고리즘의 최적화된 하드웨어 구현 방법을 제안한다. 안개제거 알고리즘의 후처리 방법 중 비교적 연산량이 적은 기존 알고리즘은 연산 과정에서 Split multiplier를 사용한 큰 비트의 계산으로 하드웨어 자원 소모량이 크다는 단점이 있다. 제안하는 알고리즘은 기존 알고리즘의 미리 정의된 2번의 행렬 곱셈 연산을 하나로 줄임으로써 연산량 감소, 하드웨어 소형화를 실현하였고, Split multiplier 연산을 최적화시킴으로써 탑재하기에 더욱 효율적인 하드웨어를 구현하였다. 하드웨어는 Verilog HDL 언어로 설계하였고, Xilinx Vivado 프로그램을 이용한 논리합성 결과를 비교하여 4K 표준 환경에서 실시간 처리가 가능한 성능을 확인하였다. 또한, 2가지 FPGA에서의 탑재 결과를 통해 제안하는 하드웨어의 성능을 검증하였다.

• 전기전자학회논문지
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• 제26권2호
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• pp.226-231
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• 2022

정보 엔트로피의 개념은 다양한 분야에서 폭넓게 응용되고 있다. 최근 영상처리 분야에서도 정보 엔트로피 개념을 응용한 기술들이 많이 개발되고 있다. 현대 산업에서 컴퓨터 비전 기술들의 중요성과 수요가 증가함에 따라, 영상처리 기술들이 현대 산업에 효율적으로 적용되기 위해서는 실시간 처리가 가능해야 한다. 영상의 엔트로피 값을 추출하는 것은 소프트웨어로는 계산량이 복잡해 실시간 처리가 어려우며 실시간 처리가 가능한 영상 엔트로피 필터의 하드웨어 구조는 제안된 적이 없다. 본 논문에서는 barrel shifter를 사용하여 실시간 처리가 가능한 히스토그램 기반 엔트로피 필터의 하드웨어 구조를 제안한다. 제안한 하드웨어는 Verilog HDL을 이용하여 설계하였고, Xilinx사의 xczu7ev-2ffvc1156을 Target device로 설정하여 FPGA 구현하였다. Xilinx Vivado 프로그램을 이용한 논리합성 결과 4K UHD의 고해상도 환경에서 최대 동작 주파수 750.751MHz를 가지며, 1초에 30장 이상의 영상을 처리하며 실시간 처리 기준을 만족함을 보인다.

• 전기전자학회논문지
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• 제26권3호
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• pp.401-407
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• 2022

최근 자율주행 자동차를 구현하기 위해 카메라 영상을 통해 객체 및 차선을 인식하여 자율주행하는 영상처리 기술이 연구되고 있다. 안개는 카메라 촬영 영상의 가시성을 떨어뜨리기 때문에 자율주행 자동차 오작동의 원인이 된다. 이를 해결하기 위해 카메라에 실시간 처리가 가능한 안개 제거 기능을 적용하는 것이 필요하다. 따라서 본 논문에서는 성능이 우수한 Sim의 안개 제거방법을 실시간 처리가 가능한 하드웨어로 구현한다. 제안하는 하드웨어는 Verilog HDL을 사용하여 설계하였고, Xilinx사의 xc7z045-2ffg900을 Target device로 설정하여 FPGA 구현하였다. Xilinx Vivado 프로그램을 이용한 논리합성 결과 4K(4096×2160) 고해상도 환경에서 최대 동작 주파수 276.932MHz, 최대 처리 속도 31.279fps를 가짐으로써 실시간 처리 기준을 만족한다.

• 한국전자통신학회논문지
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• 제17권4호
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• pp.671-678
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• 2022

근사 컴퓨팅은 정확한 결과 대신에 허용 가능한 정도의 부정확한 결과를 도출하는 연산 기법이다. 근사 곱셈은 고성능, 저전력 컴퓨팅을 위한 근사 컴퓨팅 방식 중 하나이다. 본 논문에서는 근사 4-2 compressor와 향상된 전가산기를 사용하여 고집적·저전력·고속 근사 곱셈기를 제안하였다. 근사 4-2 compressor를 사용한 근사 곱셈기는 정확, 근사, 상수 수정 영역의 3개 영역으로 구성되어 있으며, 효율적인 부분 곱 감소 방식을 적용하여 각 영역의 크기를 조절하면서 성능을 비교하였다. 제안한 근사 곱셈기는 Verilog HDL로 설계하였고, 25nm CMOS 공정에서 Synopsys Design Compiler(DC)를 이용하여 면적, 전력, 지연시간을 분석하였으며, 기존의 근사 곱셈기에 비해 면적을 10.47%, 전력을 26.11%, 지연시간을 13% 줄였다.

• 예술인문사회 융합 멀티미디어 논문지
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• 제7권11호
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• pp.71-79
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• 2017

본 논문에서는 이기종 컴퓨팅을 활용한 환율 예측 뉴럴 네트워크를 구현했다. 환율 예측에는 많은 양의 데이터가 필요하다. 그에 따라 이러한 데이터를 활용할 수 있는 뉴럴 네트워크를 사용했다. 뉴럴 네트워크는 크게 학습과 검증의 두 과정을 거친다. 학습은 CPU를 활용했다. 검증에는 Verilog HDL로 작성된 RTL을 FPGA에서 동작 시켰다. 해당 뉴럴 네트워크의 구조는 입력 뉴런 네 개, 히든 뉴런 네 개, 출력 뉴런 한 개를 가진다. 입력 뉴런에는 미국 1달러, 일본 100엔, EU 1유로, 영국 1파운드의 원화 가치를 사용했다. 입력 뉴런들을 통해 캐나다 1달러의 원화가치를 예측 했다. 환율을 예측 하는 순서는 입력, 정규화, 고정 소수점 변환, 뉴럴 네트워크 순방향, 부동 소수점 변환, 역정규화, 출력 과정을 거친다. 2016년 11월의 환율을 예측한 결과 0.9원에서 9.13원 사이의 오차 금액이 발생했다. 환율 이외의 다른 데이터를 추가해 뉴런의 개수를 늘린다면 더 정확한 환율 예측이 가능할 것으로 예상된다.

• 전기전자학회논문지
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• 제27권4호
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• pp.368-378
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• 2023

LED 매트릭스를 사용하는 차량용 헤드램프에서 LED의 디지털 제어는 I2C, SPI 등의 저가격 저속 직렬 버스를 사용하여 왔으나 헤드램프의 해상도가 증가하면서 LED 제어를 위해 전송해야 하는 데이터의 양이 너무 많아 제어 버스의 전송 능력을 초과하게 된다. 본 논문에서는 새로운 차량용 LED 매트릭스 헤드램프 제어 프로토콜인 HLCP(Headlamp LED Control Protocol)을 제안한다. 제안하는 프로토콜은 많은 LED를 하나의 명령어로 제어하는 명령어를 사용하여 I2C 버스를 거의 그대로 사용하면서도 훨씬 많은 LED를 제어할 수 있다. 제안하는 프로토콜을 수행하는 컨트롤러를 Verilog HDL로 구현 및 검증하였으며 시뮬레이션 결과 LED 매트릭스 헤드램프를 I2C나 SPI보다 효율적으로 제어할 수 있음을 확인하였다.

• 전기전자학회논문지
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• 제27권4호
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• pp.683-686
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• 2023

본 논문에서는 차량 전자 시스템에서 소프트 에러와 공통 고장에 대응하기 위해 두 개의 코어를 지연 동작시킨 후 그 결과를 비교하는 D-DCLS(Delayed Dual Core Lock-Step) 프로세서를 설계하였다. D-DCLS는 어느 코어에서 에러가 발생했는지 알 수 없기 때문에 각 코어를 에러가 발생하기 이전 시점으로 되돌려야 하는데 파이프라인 스테이지 상의 모든 중간 계산값을 되돌리기 위해서는 복잡한 하드웨어 수정이 필요하다. 본 논문에서는 이를 쉽게 구현하기 위해 분기 명령어가 실행될 때마다 모든 레지스터 값을 버퍼에 저장해 두었다가 에러가 발생하면 저장된 레지스터 값을 복구한 후 'BX LR' 명령어를 수행하여 해당 분기 시점으로 자동 복구하도록 하였다. 제안하는 D-DCLS 프로세서를 Verilog HDL로 설계하여 에러가 감지되었을 때 자동으로 복구한 후 정상 동작하는 것을 확인하였다.

• 한국전자통신학회논문지
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• 제19권2호
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• pp.409-416
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• 2024

빠른 고속 데이터 신호 처리 및 논리 연산을 위한 부동 소수점 연산 요구 사항이 확대됨에 따라 부동 소수점 연산 장치의 속도는 시스템 작동에 영향을 미치는 핵심 요소이다. 본 논문에서는 다양한 부동소수점 곱셈기 방식의 성능 특성을 연구하고, 캐리와 합의 형태로 부분 곱을 압축한 다음, 최종 결과를 얻기 위해 캐리 미리 보기 가산기를 사용한다. Intel Quartus II CAD 툴을 이용하여 Verilog HDL로 부동소수점 곱셈기를 기술하고 성능 평가를 하였다. 설계된 부동소수점 곱셈기는 면적, 속도 및 전력 소비에 대해 분석 및 비교하였다. 월러스 트리를 사용한 수정 부스 인코딩 방식의 FMAX는 33.96Mhz로 부스 인코딩보다 2.04배, 수정 부스 인코딩보다 1.62배, 월러스 트리를 사용한 부스 인코딩보다 1.04배 빠르다. 또한, 수정 부스 인코딩에 비해 월러스 트리를 이용한 수정 부스 인코딩 방식의 면적은 24.88% 감소하고, 전력소모도 2.5% 감소하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.670-673
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• 2008

C 프로그램을 사용하여 증명된 최적화된 알고리즘과 수식은 검증을 위해 Verilog와 같은 hardware description language를 통하여 다시 한번 분석하여 하드웨어 구현에 적합하도록 수정하여 최적화하여야 한다. 그 이유는 C 언어의 sequential한 특성이 하드웨어를 직접 구현 하는 데에 본질적으로 틀리기 때문이다. 알고리즘적인 접근과 더불어 하드웨어적으로 2중적으로 검증된 하드웨어 IP는 Altera 임베디드 시스템을 활용하여, ARM9이 내장되어 있는 Altera Excalibur FPGA에 매핑되어 실제 칩 프로토타입 IP로 구현한다. 구현된 유한체 연산 IP들은 실제적인 암호 시스템으로 구현되기 위하여, 193 비트 이상의 타원 곡선 암호 연산 IP를 구성하는 라이브러리 모듈로 사용될 수 있다.