• 한국CDE학회논문집
• /
• 제14권5호
• /
• pp.323-329
• /
• 2009

Auto-makers can only remain competitive by producing high quality vehicles in an efficient way. In designing a production line, one of the most important objectives of digital manufacturing is to verify design errors as early as possible. In terms of the cost and time saving, it is very essential to start the construction of a production line with a proven design which is error-free. Likewise, this paper aims to implement PLC verification using an example. The verification in automobile manufacturing means verifying PLC program, which control automatic devices. In this paper, we built a virtual factory to implement PLC simulation and introduced verification procedure using PLC Studio. Finally, we can prove the availability for the PLC verification.

• 대한전자공학회논문지SD
• /
• 제43권2호
• /
• pp.96-104
• /
• 2006

본 논문에서는 VLSI구현을 위한 CAN 프로토콜 컨트롤러의 최적화된 구조를 제안하였으며, 제안된 구조를 이용하여 VLSI로 구현하였다. 또한 많은 시간이 소요되는 검증의 문제점을 보완하기 위하여 3단계 검증기법을 제안하였으며 이를 통하여 빠른 속도의 검증이 가능하게 되었다. 제안된 구조는 기존의 CAN 프로토콜 컨트롤러보다 적은 사이즈의 게이트 수를 갖고 있을 뿐만 아니라 호스트 프로세서와의 연결이 용이하게 구성되어 있기 때문에 비용 및 효율성에서 장점을 갖고 있고, 제안된 3단계 검증기법은 반복되는 검증의 수를 줄임으로써 최적화된 검증을 수행하도록 구성되어 있기 때문에 빠른 속도의 검증이 가능하다. 설계된 CAN 프로토콜 컨트롤러는 0.35마이크론 CMOS공정을 이용하여 제작되었다.

• 해양환경안전학회지
• /
• 제26권6호
• /
• pp.715-722
• /
• 2020

본 연구는 시스템 다이내믹스를 기반으로 해양구조물 분리시스템(Separation system)의 설계검증 방법을 제안하였다. 해양구조물 분리시스템은 부가가치 측면에서 EPC 프로젝트의 성공 여부를 결정할 수 있는 상부구조(Topsides)의 가장 중요한 시스템 중 하나이다. 그럼에도 불구하고, 설계검증에 대한 지금까지의 실태는 설계 작업의 프로세스 진행이나 도면작성 및 제공에 국한되어 있어 기본설계 단계에서 설계검증의 미흡으로 인하여 계약 후 잦은 설계변경에 의한 기업손실이 발생되어 왔다. 이러한 맥락에서 본 연구의 목적은 해양구조물의 전체 프로젝트 수행 기간에 성공적인 사업수행을 도모하고자 설계검증 모델을 구축하여 적용하도록 하였다. 제안된 설계검증 방법은 상세 설계의 효과적인 실행뿐만 아니라 초기설계 단계에서 기술적 오류나 불일치 사항을 미리 찾아냄으로써 해양구조물의 엔지니어링, 조달 및 건조에 대한 경쟁력을 향상시키는데 기여 할 것으로 예상한다. 본 연구에서는 먼저 건조한 실적선 자료를 바탕으로 설계검증을 수행하여 FPSO 분리시스템에 적용하고 ISO 15288 국제 표준을 준수하였다. 결과적으로, 제안된 설계검증 방법이 해양구조물의 FEED 검증 프로세스에 적용될 수 있으며, 향후 해양 프로젝트의 성공적인 수행에 의한 이익창출을 도모할 수 있을 것이다. 또한, 해양구조물 건조 시 설계변경에 의한 막대한 손실을 최소화 할 수 있을 것으로 기대한다.

• 한국정보처리학회논문지
• /
• 제6권6호
• /
• pp.1520-1531
• /
• 1999

본 논문에서는, 객체 지향 설계 명세서를 대상으로, 안전성 검증 방법을 제안하였다. 먼저 검증의 대상으로 하는 폴트를 명확히 하기 위해, 요구 명세서와 설계 명세서사이에 발생 가능한 불일치를 분석한다. 다음, 설계audtptjdp 포함된 폴트를 발견하기 위한 새로운 설계 레뷰 방법을 제안한다. 제안한 검증 방법의 특징은 검증될 모든 요소가 대상 프로덕트의 요구 명세서, 안전성 기준, 그리고 설계 명세서에 기반을 두고 추출될 수 있다는 것이다. 이러한 정보가 표의 형식으로 작성되기 때문에, 검증 단계를 단순화 할 수 있다. 여기에서, 컴포넌트 라이브러리, 안전성 기준, 그리고 Booch의 설계 방법에 의해 작성된 설계 명세서가 주어졌다고 가정한다. 먼저, 설계 레뷰를 하는 검증자가 정확성 검증표와 안전성 검증표를 작성한다. 한편 설계자는 설계 검증표를 작성한다. 이렇게 작성된 3개의 검증표를 이용하여, 설계 단계에 포함되어 있는 폴트를 검출한다. 마지막으로 Case study를 통하여 제안한 검증방법의 유효성을 평가하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2021년도 추계학술대회
• /
• pp.305-306
• /
• 2021

다양한 센싱 데이터를 수집하는 시스템은 복잡하게 구성되어 있다. 따라서 그 기능에 대한 검증을 수행하는 절차를 설계하는 것이 매우 중요하다. 이러한 환경에서 개발된 시스템의 통합 검증 프로세스를 설계하기 위해서, 본 논문에서는 다양한 센싱 데이터를 수집하는 시스템을 검증하는 절차에 대해 설계한다.

• ETRI Journal
• /
• 제11권4호
• /
• pp.22-36
• /
• 1989

In this paper, a design and implementation of an efficient protocol verification system named LOVE has been described. The LOVE has been developed specifically for LOTOS. It performs not only protocol syntax validation (PSV) but also protocol functional verification(PFV). The PSV is a test to check if a protocol is free from protocol syntax errors such as deadlocks and livelocks. The PFV confirms whether or not a protocol achieves its functional objectives. For the PSV, the reachability analysis is employed, and the observational equivalence test is used for the PFV. For protocol verification using the LOVE, a schematic protocol verification methodology has been outlined.

• 반도체디스플레이기술학회지
• /
• 제23권1호
• /
• pp.25-35
• /
• 2024

In the present modern day, as the complexity and size of SoC(System on Chip) increase, the importance of design verification are increasing, Therefore it takes a lot of time to verify the design. There is an emerging need to manage the verification environment faster and more efficiently by reusing the existing verification environment. UVM-based verification is a standardized and highly reliable verification method widely adopted and used in the semiconductor industry. This paper presents a UVM-based verification for the 4 tap equalizer module with a systolic array structure. Through the constraints randomization, it was confirmed that various test scenarios stimulus were generated. In addition, by verifying a simulation comparing the actual DUT outputs with the MATLAB reference outputs, the reuse and efficiency of the UVM test bench could be confirmed.

• 융합신호처리학회논문지
• /
• 제12권2호
• /
• pp.145-149
• /
• 2011

최근 시스템의 규모가 커지고 복잡해지면서, 시스템 수준에서의 기능 검증방법론이 중요해지고 있다. 기능블록의 검증을 위해서는 주로 BFM(bus functional model)이 사용되며, 기능 검증에 대한 부담이 증가할수록 올바른 검증환경 구성의 중요성은 더욱 증가한다. SystemVerilog는 Verilog HDL의 확장으로 하드웨어 설계언어의 특징과 검증언어의 특징을 동시에 갖는다. 동일한 언어로 설계기술, 기능 시뮬레이션 그리고 검증을 진행할 수 있다는 것은 시스템개발에서 큰 이점을 갖는다. 본 논문에서는 SystemVerilog를 이용하여 AMBA 버스와 기능블록으로 구성된 DUT를 설계하고, 계층적 테스트벤치를 이용한 검증환경에서 DUT의 가능을 검증한다. 기능 블록은 Adaptive FIR 필터와 Booth's 곱셈기를 사용한다. 이를 통하여 검증환경이 DUT와 연결되는 인터페이스의 부분적인 변경을 통하여 다른 하드웨어의 기능을 검증하는데 재사용되는 이점을 가지고 있음을 확인한다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
• /
• pp.325-328
• /
• 2001

This paper describes a VHDL code coverage checker for If design and verification. Applying the verification coverage to IP design is a methodology rapidly gaining popularity. This enables the designers to improve the IP design quality and reduces the time-to-market by providing the Quantitative measure of simulation completeness and test benches. To support this methodology, a VHDL code coverage model was defined and the measurement tool was developed.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
• /
• pp.204-207
• /
• 2000

Verification is one of the most critical and time-consuming tasks in today's design process. This paper describes the basic idea of Co-verification and the environment setup for the design of DVD Servo with TeakLite DSP core by using Seamless CVE, Hardware/software Co-verification too1.