• 전자공학회논문지
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• 제51권4호
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• pp.49-58
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• 2014

본 논문에서는 저전력 고속 모바일 I/O 인터페이스를 위한 저스윙 차동 니어-그라운드 시그널링 (NGS) 트랜시버를 소개한다. 제안하는 트랜스미터는 온-칩 레귤레이터로 정류된 프로그래머블한 스윙을 가지는 전압-모드 드라이버와 비대칭 상승/하강시간을 가지는 전단드라이버를 사용한다. 제안하는 리시버는 고주파이득을 신장시키는 피드-포워드 커패시터를 이용한 새로운 다중경로이득 차동앰프를 사용한다. 또한, 이 리시버는 가변적인 트랜스미터 출력스윙에 의한 입력 공통모드 변화를 보상하며, 리시버 입력단 증폭기의 전류 미스매치를 최소화하기 위하여 새로운 적응형 바이어스 생성기를 포함한다. 트랜스미터와 리시버에 적용된 새로운 간단하고 효과적인 임피던스 매칭 기술들의 사용으로 우수한 시그널 인테그리티와 높은 파워 효율을 이뤄냈다. 65 nm CMOS 공정으로 설계된 제안하는 트랜시버는 10 cm 길이의 FR4 PCB에서 채널당 13 Gbps의 전송속도와 0.3 pJ/bit (= 0.3 mW/Gbps)의 높은 파워 효율을 갖는다.

• 한국정보통신학회논문지
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• 제16권5호
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• pp.1095-1101
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• 2012

본 논문은 DSP 제어기와 IGBT 구동기를 이용하는 조립과 공급의 자동처리를 위한 BLDC 서보 모터 제어시스템 설계를 제안한다. 조립, 공급 자동처리 시스템은 다양한 동작을 위해 서보모터의 토크, 속도, 위치 제어를 필요로한다. 본 논문은 이러한 서보제어를 벡터제어와 공간벡터 PWM 기법을 이용하여 구현한다. 제어기의 CPU 로서 PWM 파형발생기, A/D 컨버터, SPI 통신 포트 및 많은 입/출력 포트를 갖는 TMS320F240 DSP를 채택하였다. 이 제어시스템은 메인 호스트 PC 가 위로부터의 명령을 전달하고 끝단의 서보제어기의 상태들을 모니터링하는 세 개의 부 DSP시스템을 관리하는 3레벨의 계층적 구조로 이루어져 있다. 각 부 DSP 시스템은 DSP와 IPM을 사용하여 BLDC 서보모터를 제어하는 8개의 BLDC 서보모터제어부를 운영한다. 호스트 시스템과 중간의 DSP는 RS-422을 이용하여 통신하며, 주프로세서와 제어기는 SPI 포트를 이용하여 통신한다.

• 한국인터넷방송통신학회논문지
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• 제19권3호
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• pp.179-184
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• 2019

전기가 부족한 개발도상국 같은 많은 나라에서는 Off Grid 형태의 소형풍력발전이 전력공급 문제를 해결하기 위한 효율적인 핵심 솔루션이다. 몇몇 국가에서는 전력계통의 확장과 전기가 부족한 지역의 감소로 소규모 풍력을 도시의 도로 조명, 모바일 통신 기지국, 양식업 및 해수 담수 등의 분야에 이용하기도 한다. 이런 변화에 따라 소형 풍력 산업 규모는 대규모 풍력보다 큰 잠재력이 기대되고 있다. 소형 풍력발전의 경우 발전기는 가변 속도로 제어되는 특성이 있으며 발전기에서 발생하는 전압 및 전류에는 많은 고조파 성분을 가지고 있다. 이를 해결하기 위해서 본 논문에서는 소형 풍력발전시스템의 직류전원 적용을 위한 운전제어 및 AC/DC 변환 통합장치를 제안하며 기존 AC to DC 컨버터는 단일 스위치를 갖는 3상 승압형 방식의 컨버터로서 인덕터 전류가 불연속모드로 제어되며, 입력전류의 고조파를 제거하여 단위역률을 갖는 특성을 갖는다. 제안된 컨버터는 입력단에 LCL 필터 및 3상 정류 승압형 컨버터, 계통연계를 위한 단상 풀브릿지 형태로 구성되어 있으며 에너지저장시스템(ESS) 기능이 부가된 제어 시스템으로 풍력발전을 이동 평준화 방식에 의해 급변하는 전력에 대해 계통 안정화를 추구할 수 있다.

• 정보보호학회논문지
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• 제11권3호
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• pp.23-32
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• 2001

LILI-128 스트림 암호는 클럭 조절형 스트림 암호방식이며, 이러한 구조는 동기식 논리회로 구현시 속도가 저하되 는 단점이 있다. 즉, 클럭 조절형인 LFSRd는 외부 클럭보다 1~4 배 높은 클럭을 요구하기 때문에 동일한 시스템 클 럭 하에서는 데이터 전송속도에 따른 시스템 성능이 저하된다. 본 논문에서는 귀환/이동에 있어서 랜덤한 4개의 연결 경로를 갖는 4-비트 병렬 LFSRd를 제안하였다. 그리고 ALTERA 사의 FPGA 소자(EPF10K20RC240-3)를 선정하여 그래 픽/VHDL 하드웨어 구현 및 타이밍 시뮬레이션을 실시하였으며, 50MHz 시스템 클럭에서 안정적인 50Mbps (즉, 45 Mbps 수준인 T3급 이상, 설계회로의 최대 지연 시간이 20ns 이하인 조건) 출력 수열이 발생될 수 있음을 확인하였다. 마지막으로, FPGA/VHDL 설계회로를 Lucent ASIC 소자 (LV160C, 0.13$\mu\textrm{m}$ CMOS & 1.5v technology)로 설계 변환 및 타이밍 시뮬레이션한 결과 최대 지연시간이 1.8ns 이하였고, 500 Mbps 이상의 고속화가 가능함을 확인하였다.