• 전자공학회논문지SC
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• 제41권6호
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• pp.27-35
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• 2004

유한 필드, 즉 Galois 필드는 에러 정정 코드, 디지털 신호처리, 암호법(cryptography)와 같은 광범위한 응용 분야에 사용되고 있다. 이 응용들은 종종 GF(2/sup m/)에서 지수제곱 연산을 필요로 한다. 기존에 제안되었던 방법들은 지수제곱 연산을 반복, 순환적인 곱셈으로 구현하여 계산시간이 많이 걸리거나, 또는 구현 시 하드웨어 구조가 복잡하여 하드웨어 비용이 큰 경우가 많았다. 본 논문에서는 지수제곱 연산을 하는 효과적인 방법을 제안하고 이를 VHDL로 구현하였다. 이 회로는 지수의 각 비트에 해당하는 곱셈 항들을 계산하고 이 들을 곱함으로써 지수제곱 연산을 계산한다. 과거에는 이 알고리즘이 원시 다항식의 근의 지수제곱 연산을 계산하는 데 사용되는 것으로 국한되어 있었으나, 본 논문에서는 이 알고리즘을 GF(2/sup m/)의 임의의 원소의 지수제곱 연산으로 확장하였다.

• 한국통신학회논문지
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• 제27권6C호
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• pp.594-600
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• 2002

일반적인 시프트 연산과 더불어, 비트 분할 시프트 및 멀티미디어 데이터의 다양한 형식변환이 가능한 데이터 처리기가 제안되었다. 데이터 형식 변환 연산과 시프트 연산의 유사점을 최대한 이용하여, Barrel 시프터를 변형하여, 약간의 interconnection을 추가함으로써, 최소의 하드웨어로써 두 개의 연산을 통합 처리 가능하도록 하였다. 제안된 데이터 처리기는 크게 일반적인 시프트 연산과 pack 연산을 수행하는 시프터 블록파 unpack 연산 등을 수행하는 블록으로 구성된다. 제안된 데이터 처리기는 Verilog HDL를 사용하여 설계되었으며, Compass 0.6$\mu\textrm{m}$ standard cell library를 사용하여 VLSI 구현된 결과에 대하여 논의된다

• 전기학회논문지
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• 제67권12호
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• pp.1671-1677
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• 2018

In this research, the collision detection system based on insect's visual interneuron has been designed. The lobula giant movement detector (LGMD) corresponds to the movement value that increases in direct collision process. If the collision is detected by the LGMD only, it could generate a crash warning even in a non-collision situation, resulting in a lot of false alarms. Directionally sensitive movement detectors (DSMD) are directionally sensitive algorithm based on the elementary movement detectors (EMD) in four directions (up, down, left, and right). In this paper, we propose an efficient VLSI architecture for a realtime collision detection system that is robust to the surrounding environment while improving accuracy. The proposed architecture is synthesized with Dongbu Hightech 110nm standard cell library and shows 333MHz of maximum operating frequency and requires 8400 gates with about 16.5KB of internal memories.

• 한국컴퓨터정보학회논문지
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• 제6권1호
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• pp.7-13
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• 2001

VLSI의 집적도가 증가함에 따라 설계와 제조과정에서 기존의 논리 테스트 방법으로는 검출하기 어려운 고장들이 발생하고 있다. 최근에는 이러한 고장을 검출하기 위한IDDQ 테스팅 방법의 중요성이 증대되고 있다. 본 논문에서는 CMOS 회로내에서 IDDQ 값을 검사하여 고장의 유무를 검사하는 전류 테스팅 기법에 사용될 수 있는 새로운 전류감지기를 제안한다. 본 논문에서 제안된 전류감지기는 자기저항 소자 MR 전류감지기, 레벨변환기, 비교기로 구성되어 있으며 자동으로 고장을 검출할 수 있다.

• 한국소성가공학회:학술대회논문집
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• 한국소성가공학회 2001년도 춘계학술대회 논문집
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• pp.250-253
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• 2001

Mechanical properties of gold bonding wire for VLSI packaging have been studied. The diameters of gold wires are about 20-30 micrometer and fracture loads are 8-20 gram force. The elastic modulus, yield strength, fracture strength and elongation properties have been evaluated by micro-tensile test method. This work discusses for an appropriate selection of micro-force testing system and grip design in mim testing. The best method to determine gauge length of wire and to measure tensile properties has been proposed. The mechanical properties such as strength and elastic modulus of current gold bonding wire are higher than pure those of gold wire.

• 대한전자공학회논문지SD
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• 제38권2호
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• pp.17-17
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• 2001

본 논문은 0.6㎛ CMOS 기술로 LZSS 알고리즘과 엔트로피 부호를 이용한 부호기/복호기 단일-칩의 본 논문은 0.6uul CMOS 기술로 LZSS 알고리즘과 엔트로피 부호를 이용한 부호기/복호기 단일-칩의 VLSI 설계 및 구현에 관하여 기술하였다. 처리 속도 50MHz를 갖는 사전탐색처리장치(DISP)의 메모리는 2K×Bbit 크기를 사용하였다. 이것은 매번 33개 클럭 중 한 개의 클럭은 사전의 WINDOW 배열을 갱신으로 사용하고 나머지 클럭은 주기마다 한 개의 데이터 기호를 바이트 단위로 압축을 실행한다. 결과적으로, LZSS 부호어 출력에 엔트로피 부호를 적용하여 46%의 평균 압축률을 보였다. 이것은 LZSS에 보다 7% 정도의 압축 성능이 향상된 것이다.

• 전자공학회논문지A
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• 제28A권1호
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• pp.60-73
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• 1991

This paper presents an efficient algorithm for incremental and hierarchical design rule checking of VLSI layouts, and describes the implementation of a layout editor using the proposed algorithm. Tracing the sliced edges divided by the intersection of the edges either ina polygon or in two polygons (Sliced-Edge Trace), the algorithm performs VLSI pattern operations like resizing and other Boolean operations. The algorithm is not only fast enough to check the layouts of full-custom designs in real-time, but is general enough to be used for arbitrarily shaped polygons. The proposed algorithm was employed in developingt a layout editor on engineering workstations running UNIX. The editor has been successfully used for checking, generating and resizing of VLSI layouts.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권2호
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• pp.177-183
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• 2015

A high speed VLSI digital Winner-Take-All (WTA) circuit called simultaneous digital WTA (SDWTA) circuit is presented in this paper. A minimized comparison-cell (w-cell) is developed to reduce the size and to achieve high-speed. The w-cell which is suitable for VLSI implementation consists of only four transistors. With a minimized comparison-cell structure SDWTA can compare thousands of data simultaneously. SDWTA is scalable with O(mlog n) time-complexity for n of m-bit data. According to simulations, it takes 16.5 ns with $1.2V-0.13{\mu}m$ process technology in finding a winner among 1024 of 16-bit data.

• 전자공학회논문지C
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• 제35C권3호
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• pp.1-15
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• 1998

In this paper, we propose a partial scan test method which can be applied to large VLSI designs. In this method, it is not necessary to hold neither scanned nor unscanned flip-flops during scan in, test application,or scan out. This test method requires almost identical design for testability modification and test wave form when compared to the full scan test method, and the method is applicable to large VLSI chips. The well known FAN algorithm has been modified to devise to sequential ATPG algorithm which is effective for the proposed test method. In addition, a partial scan algorithm which is effective for the proposed test method. In addition, a partial algorithm determined a maximal set of flip-flops which gives high fault coverage when they are unselected. The experimental resutls show that the proposed method allow as large as 20% flip-flops to remain unscanned without much decrease in the full scan fault coverage.

• 대한전자공학회논문지SP
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• 제38권3호
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• pp.46-46
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• 2001

본 논문에서는 시스톨릭 어레이에 기반한 모양 적응적 이산 여현 변환(SADCT)의 효율적 VLSI 구조를 제안한다. 모양 적응적 이산 여현 변환은 이산 여현 변환과 달리 변환 크기가 각 블록에서의 객체의 모양에 따라 가변적이므로 기존의 시간 순환구조에서는 각 처리소자의 이용도와 처리속도가 모두 저하된다. 본 논문에서는 이러한 단점을 극복하기 위해 메모리를 필요로 하지 않는 시스톨릭 어레이에 기반한 구조를 제안한다. 제안된 구조에서는 1차원 SADCT를 연속적으로 수행함으로 처리속도를 향상시키고 첫 번째 열의 처리소자들을 마지막 열의 처리소자들과 연결하고, 입력 데이터는 각각의 재배열된 블록에서의 최대 데이터 크기에 따라 각 열에 병렬로 입력하여 처리소자의 이용도를 향상시켰다. 제안된 구조는 VHDL로 기술하고 MentorTM를 이용하여 기능검증을 수행하였다. 검증결과, 하드웨어 복잡도가 다소 증가하나, 처리속도는 기존의 방법에 비해 두 배정도 향상되었다.