• 전자공학회논문지S
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• 제36S권6호
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• pp.96-103
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• 1999

본 논문은 1차원 DWT 계산을 위한 효율적인 VLSI 구조를 제안한다. 제안한 구조는 $a_nh_m$을 이용하여 웨이브렛 저주파 및 고주파 성분을 계산한다. 반면에 기존의 구조는 $a_nh_m$과 $a_ng_m$을 이용하여 계산한다. an, hm, 그리고 gm은 각각 입력 시퀸스, 웨이브렛 저주파 및 고주파 계수를 나타낸다. 제안한 구조는 Daubechies 웨이브렛 필터 사이의 계수 관계식을 이용하여 좀 더 효율적으로 Daubechies 웨이브렛을 구할 수 있다. 제안한 구조와 기존 구조의 성능을 비교하여 제안한 구조는 부가적인 블록이 필요없는 반면에 기존의 구조는 부가 블록이 필요함을 제시하였다. 또한 VHDL를 이용하여 모델링하고 시뮬레이션하여 제안한 구조가 정상적으로 동작함을 확인하였다.

• 한국정보기술응용학회:학술대회논문집
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• 한국정보기술응용학회 2005년도 6th 2005 International Conference on Computers, Communications and System
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• pp.285-288
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• 2005

We propose a novel programmable miniature vision module based on a custom designed analog VLSI (aVLSI) chip. The vision module consists of the optical flow vision sensor embedded with commercial off-the-shelves digital hardware; in our case is the Intel XScale PXA270 processor enforced with a programmable gate array device. The aVLSI sensor provides gray-scale imager data as well as smooth optical flow estimates, thus each pixel gives a triplet of information that can be continuously read out as three independent images. The particular computational architecture of the custom designed sensor, which is fully parallel and also analog, allows for efficient real-time estimations of the smooth optical flow. The Intel XScale PXA270 controls the sensor read-out and furthermore allows, together with the programmable gate array, for additional higher level processing of the intensity image and optical flow data. It also provides the necessary standard interface such that the module can be easily programmed and integrated into different vision systems, or even form a complete stand-alone vision system itself. The low power consumption, small size and flexible interface of the proposed vision module suggests that it could be particularly well suited as a vision system in an autonomous robotics platform and especially well suited for educational projects in the robotic sciences.

• 융합신호처리학회논문지
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• 제8권1호
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• pp.73-77
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• 2007

본 논문에서는 적응 필터링 분야에서 널리 쓰이고 있는 재귀형 LMS 필터의 고속연산을 위해 Cyclo-static 스케줄러를 이용하여 VLSI구현에 적합한 구조를 제안한다. 이과정은 크게 스케줄 생성 단계와 회로도 생성 단계로 구성되는데, 스케줄 생성단계는 입력으로서 Fully Specified Flow Graph(FSFG)로 표현된 재귀 DSP 알고리듬을 취하여 입력의 샘플링속도, 프로세서의 수, 그리고 주어진 입력에 대한 출력의 지연에 있어 최적인 Cyclo-static 스케줄러를 생성하여 각 프로세서간의 연결선이 최소가 되도록 스케줄을 변환한다. 회로도 생성 단계에서는 이 변환된 스케줄러로부터 미리 정의된 두 가지 형태의 프로세서 구조를 이용하여 그것을 구성하고 있는 레지스터 및 멀티플렉서의 할당을 행하고 제어신호를 포함한 완전한 회로도를 생성한다, 이렇게 생성된 회로도는 기존의 실리콘 컴파일러를 이용하여 VLSI 레이아웃으로 용이하게 변환 될 수 있다.

• 한국통신학회논문지
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• 제27권4A호
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• pp.364-370
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• 2002

본 논문에서는 완전탐색 블럭정합 알고리즘의 고속처리를 위한 VLSI 어레이 프로세서의 구조를 제안한다. 완전 탐색 블록정합 알고리즘으로부터 인덱스 공간을 확장한 단일할당코드를 변환 후, 이것으로부터 데이터의존그래프를 구하고, 최적의 방향으로 투영시켜 신호흐름그래프를 얻는다. 신호흐름그래프에 시간 및 공간적인 지역성을 추가하여 이차원 VLSI 어레이를 구하였다. 탐색영역의 후보블럭이 행과 열로 중첩되므로, 중복되는 데이터를 재사용해서 데이터 임력횟수를 줄이고 처리 속도를 향상시켰다. 블럭의 크기가 N이고 최대탐색거리가 p인 경우, 제안한 VLSI 어레이의 처리요소는 ($N_2$+1)$\times$(2p+1)개이고, 입력포트는 (N+2p)개이다. 첫 번째 기준블럭에 대한 이동벡터를 구하는 시간은 ($N_2$+2(p+1)N+6p)이고, 매 (3N+4p-1) 단위시간마다 다음 기준 블럭에 대한 이동벡터가 구해진다.

• 방송공학회논문지
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• 제4권2호
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• pp.134-143
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• 1999

본 논문에서는, IDWT(inverse discrete wavelet transform)를 효율적으로 구현하는 한 방법으로 홀수 탭(tap)의 선형위상 필터의 VLSI 구조를 제안한다. 제안한 필터 구조는 선형 위상 필터의 대칭 특성을 이용하여 대칭적인 위치에 있는 입력을 먼저 합한 다음 필터링을 수행한다. 이때 발생하는 전역 연결을 해결하기 위하여 입력의 흐름을 U자형으로 만듦으로써 국부적인 연결로 필터를 구현한다. 제안한 필터는 지연 소자부, 연산부, 덧셈부, 그리고 후처리부 등으로 이루어진다. 그리고, 각 부분들을 규칙적으로 배열하고, 국부적으로 연결함으로써 제안한 구조를 설계하기 때문에, 단순히 해당 부분들을 추가/삭제함으로써 임의의 선형 위상 IDWT 필터를 구현할 수 있다는 장점이 있다. 그리고, 제안한 필터를 직렬 연결 혹은 반순환적(semi-recursive) 구조로 배열함으로써 M 레벨 IDWT를 구현할 수 있음을 보인다. 본 논문에서 제안한 IDWT 구조는 기존의 구조들에 비해 간단하기 때문에 MPET-4 등 관련 분야에 효과적으로 적용될 것으로 기대된다.

• ETRI Journal
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• 제32권3호
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• pp.380-389
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• 2010

This paper presents a new edge-protection algorithm and its very large scale integration (VLSI) architecture for block artifact reduction. Unlike previous approaches using block classification, our algorithm utilizes pixel classification to categorize each pixel into one of two classes, namely smooth region and edge region, which are described by the edge-protection maps. Based on these maps, a two-step adaptive filter which includes offset filtering and edge-preserving filtering is used to remove block artifacts. A pipelined VLSI architecture of the proposed deblocking algorithm for HD video processing is also presented in this paper. A memory-reduced architecture for a block buffer is used to optimize memory usage. The architecture of the proposed deblocking filter is verified on FPGA Cyclone II and implemented using the ANAM 0.25 ${\mu}m$ CMOS cell library. Our experimental results show that our proposed algorithm effectively reduces block artifacts while preserving the details. The PSNR performance of our algorithm using pixel classification is better than that of previous algorithms using block classification.

• 대한전자공학회논문지
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• 제25권7호
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• pp.851-858
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• 1988

In this paper, we propose two different VLSI architectures for the parallel computation of DCT (discrete cosine transform) algorithm. First, it is shown that the DCT algorithm can be implemented on the existing systolic architecture for the DFT(discrete fourier transform) by introducing some modification. Secondly, a new prime factor DCT algorithm based on the prime factor DFT algorithm is proposed. And it is shown that the proposed algorihtm can be implemented in parallel on the systolic architecture for the prime factor DFT. However, proposed algorithm is only applicable to the data length which can be decomposed into relatively prime and odd numbers. It is also found that the proposed systolic architecture requires less multipliers than the structures implementing FDCT(fast DCT) algorithms directly.

• 대한전자공학회논문지
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• 제27권6호
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• pp.963-971
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• 1990

This paper proposes a memory intensive VLSI architecture for the realization of real-time 3x3 neighborhood processor based on the distributed arithmetic. The proposed architecture is characterized by a bit serial and multi-kernel parallel processing which exploits the pixel kernel parallelism and concurrency. The chip implements 8 neighborhood processing elements in parallel with efficirnt input and output modules which operate concurrently. Besides the a4chitectural design of a neighborhood processor, the design methodology using module generator concept has been considered and MOGOT(MOdule Generator Oriented VLSI design Tool) has been constructed based on the workstation. Based on these design environments MOGOT, it has been shown that the main part of the suggested architecture can be designed efficiently using 2\ulcorner double metal CMOS technology. It includes design of input delay and data conversion module, look-up table for inner product operation, carry save accumulator, output data converter and delay module, and control module.

• Journal of Electrical Engineering and Technology
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• 제13권1호
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• pp.362-371
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• 2018

This work proposes FPGA implementation of Carrier Disposition PWM for closed loop seven level diode clamped multilevel inverter in speed control of induction motor. VLSI architecture for carrier Disposition have been introduced through which PWM signals are fed to the neutral point seven level diode clamped multilevel using which the speed of the induction motor is controlled. This proposed VLSI architecture makes the power circuit to work better with reduced stresses across the switches and a very low voltage and current total harmonic distortion (THD). The output voltages, currents, torque & speed characteristics for seven level neutral point diode clamped multilevel inverter for AC drive was studied. It has observed the proposed scheme introduces less distortion and harmonics. The results were validated using real time results.

• 한국통신학회논문지
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• 제25권5A호
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• pp.702-708
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• 2000

본 논문에서는 프랙탈 영상압축의 고속수행을 위한 최적의 파이프라인 주기를 갖는 일차원 VLSI 어레이를 설계했다. 고정분할 알고리즘을 변형하여 VLSI 어레이 설계에 적합하며 화질의 손상을 최소화하면서 압축율이 높은 알고리즘을 유도했다. 파이프라인의 각 세그먼트를 구성하는 PE의 연산시간을 가능한 균등하게 분포시켜 최적의 파이프라인의 주기를 얻었다. 이러한 결과로써 약 4배의 속도 향상을 얻을 수 있다. 정의역과 치역블럭의 입출력과 연산장치를 공유하여 입출력 핀의 수를 줄였다.