A VLSI Array Processor Architecture for High-Speed Processing of Full Search Block Matching Algorithm

In this paper, we propose a VLSI array architecture for high speed processing of FBMA. First of all, the sequential FBMA is transformed into a single assignment code by using the index space expansion, and then the dependance graph is obtained from it. The two dimensional VLSI array is derived by projecting the dependance graph along the optimal direction. Since the candidate blocks in the search range are overlapped with columns as well as rows, the processing elements of the VLSI array are designed to reuse the overlapped data. As the results, the number of data inputs is reduced so that the processing performance is improved. The proposed VLSI array has (N$^2$+1)${\times}$(2p+1) processing elements and (N+2p) input ports where N is the block size and p is the maximum search range. The computation time of the rat reference block is (N$^2$+2(p+1)N+6p), and the block pipeline period is (3N+4p-1).

완전탐색 블럭정합 알고리즘의 고속 처리를 위한 VLSI 어레이 프로세서의 구조

본 논문에서는 완전탐색 블럭정합 알고리즘의 고속처리를 위한 VLSI 어레이 프로세서의 구조를 제안한다. 완전 탐색 블록정합 알고리즘으로부터 인덱스 공간을 확장한 단일할당코드를 변환 후, 이것으로부터 데이터의존그래프를 구하고, 최적의 방향으로 투영시켜 신호흐름그래프를 얻는다. 신호흐름그래프에 시간 및 공간적인 지역성을 추가하여 이차원 VLSI 어레이를 구하였다. 탐색영역의 후보블럭이 행과 열로 중첩되므로, 중복되는 데이터를 재사용해서 데이터 임력횟수를 줄이고 처리 속도를 향상시켰다. 블럭의 크기가 N이고 최대탐색거리가 p인 경우, 제안한 VLSI 어레이의 처리요소는 ($N_2$+1)$\times$(2p+1)개이고, 입력포트는 (N+2p)개이다. 첫 번째 기준블럭에 대한 이동벡터를 구하는 시간은 ($N_2$+2(p+1)N+6p)이고, 매 (3N+4p-1) 단위시간마다 다음 기준 블럭에 대한 이동벡터가 구해진다.